[参考译文] TPS543B20：运行模式误差（与数据表不匹配）

您好、Michael：

  应用外部时钟后、器件将同步到时钟

此致、
Britton

请注意、SYNC 引脚实际上作为输出运行。 在这种情况下、它将（通过零欧姆链路）连接到 FPGA 端口引脚。 由于 FPGA 引脚组的电压兼容性、我需要将其与 FPGA 断开连接、即使我将其连接到 3V3 组（目前没有）、也无法满足在施加组电压之前呈现信号的电源序列要求。 输出波形约为 3V3 电平。 这是不可能的,它是一个输入,也是一个输出在我的脑海里。 是否可能无法正确检测到该模式、或者数据表错误地说我可以将 SYNC 引脚用作 MODE 值设置为 78.7k Ω 的输入？  

您好、Michael：

如果在启动时向 SYNC 施加外部时钟、则器件将与外部时钟同步。 如果没有施加到 SYNC 的外部时钟、则频率将由 RT 电阻设置、SYNC 引脚将输出器件频率。 您看到的并不是错误

此致、
Britton

谢谢您这是有用的信息。 在我的设计中、PSU 用于 FPGA 的内核电压、在 FPGA 完成上电序列和配置之前我无法应用时钟信号、此外、在系统中的其他器件启动（需要几秒）之前也不会对其进行配置。 我是否可以让器件保持等待输入时钟同步、同时以 RT 电阻给定的值运行、然后在很长时间内将器件同步到确切的时钟？ 同步时钟有助于将噪声排除在我们使用的接收频带之外、这对于设计很重要、但在开发的这一阶段、我不能选择添加额外的精确时钟源来将器件同步到该接收频带。

频率不会动态更新。 它将尝试动态匹配外部时钟频率、但会导致不稳定。 对于您的情况、您需要执行以下操作：通过拉低 EN 来禁用 TPS543B20。 为 FPGA 和 TPS543B20 供电。 启动序列完成后、应用外部时钟信号。 最后、通过拉高 EN 来启用 TPS543B20

这是不可能的解决方案、因为 FPGA 以内核电压 (0.9V) 由 TPS543B20 运行。这是 FPGA 序列中的第一个 PSU。 它必须首先进行并在稍后进行同步。 通过从 FPGA 同步,我可以调整 friencese,以解决进入我的接收频带的任何不必要的混音。 如果我为 PSU 选择单个固定频率源、则需要对基本完成且无法进行调整的设计的硬件进行重大更改。 如果我应用下拉电阻器或其他器件、我可以强制它不输出时钟吗？ 完全准备就绪后、我可以缓慢调整到目标频率。 谢谢你