[参考译文] LM74912-Q1：发生电压/电流的机制

尊敬的 Shiven：

我为这个混乱而道歉。 我刚刚编辑了上一个主题。

如果您能回复此主题、我将不胜感激。

此致、

柳介

尊敬的 Shiven：

进展如何？

我想了解检测过流的机制。

此致、

柳介

尊敬的 Shiven：

是不是很难回答？

我们需要了解错误检测过流的机制并将其报告给客户。

如果您能给我们任何意见、那将会很好。

此致、

柳介

尊敬的 Shiven：

我们使用以下电路进行了仿真、以确认外设电路的行为。

当 G 栅极 FET 关断时、FET 的漏极下降了约 100mV。

我认为这是由 FET 内部的寄生电容造成的。

还可以在波形中确认 FET 漏极的电压下降。

我假设下降的高度和持续时间因各种因素而变化。

当发生此骤降时、我怀疑电流从 CS+引脚流回。

由于未提供 IC 内部电路图、我希望您从内部电路的角度进行研究。

1) 当 FET 的漏极端子突降时、电流是否可能从 CS+引脚流回？

如果我们无法在下周解决这个问题、我们可以进行设计。

另外、其他客户可能会遇到类似的问题、因此我认为我们需要审查此产品的营销情况。

此致、

柳介

您好 Ryusuke、

从器件内部电路中、当 VCS+> VISCP 50mV 时、将检测到 OCP。

在 DGATE 关断期间、可能会由于耦合而出现振荡、公共点是振荡。

这是一个基本问题、数据表中通过讨论 Ciscp 电容器来增加一些消隐延迟来解决了这一问题。

添加此电容器只会有一个缺点、即当实际存在 OCP 时、响应会延迟。

此致、

Shiven Dhir

尊敬的 Shiven：

感谢您的答复。

剩下的问题是要知道应该使用多少电容器来确保防止这种情况发生。

我知道、在 DGATE 关断期间、由于耦合而产生振动是一个基本现象。 我亦同意可以避免这问题

添加 Ciscp 电容器。

剩下的问题是要知道应该使用多少电容器来确保防止这种情况发生。 影响振动峰值的因素

由于 DGATE 关断期间的耦合而发生？

此外、在观察波形时、CS+的电势就像 IC 内部有峰值保持电路一样。

由于这种效应、过流检测电路会发生故障。

为了验证这一点、拥有对 CS+内部电路进行建模的信息会有所帮助。

此致、

柳介

您好、

我们将在当地度假、并在星期一上回复您。

您好 Ryusuke、

我在内部与团队进行了检查。

内部没有采样保持电路。

以下是调试时提出的后续问题。

1.为什么 VIN 轨有很大的噪声? 你能把它更干净吗?

2.您是如何设法关闭 DGATE 的? DGATE 仅在反极性或反向电流阻断期间关断、我看不到发生任何情况。

3、波形看起来很难读懂,能共享一个更干净的波形吗?

4.我们可以看到 CS+正在跳转,并试图找出它为什么会这样做。 您的电路板中 RSET 的值是多少？

此致、

Shiven Dhir

尊敬的 Shiven：

1.为什么 VIN 轨有很大的噪声? 你能把它更干净吗?

→另一个电流为几十安培的电路连接到 VIN 轨。 这是因为电流可能会在短时间内在 0 安培至几十安培之间波动。
我们会尽量降低电源波动、但这是因为电流波动较大。

LM74912-Q1 数据表、9.2.2.2 交流叠加输入整流：ISO 16750-2 和 LV124 E-06
包含噪声抗扰度测试的结果。
我认为该测试是为了通过向 VIN 添加周期性噪声并打开和关闭 DGATE 来确认没有问题。
如果它通过了这项测试、我希望它在我们面临的情况下能够很好地发挥作用。
猜猜猜猜、但您没有使用 0Ω 处 Rset 的电阻值进行测试？ 在这种情况下、我认为问题不会实现。 您是否可以在 3kΩ 上使用 Rset 执行类似的测试？

2.您是如何设法关闭 DGATE 的? DGATE 仅在反极性或反向电流阻断期间关断、我看不到发生任何情况。

→采集波形的电路也是电流在数 A 到 0 A 之间变化的电路。在此波形中、DGATE 关断、因为电流为 0A
9.2.2.2 交流叠加输入整流：这与 ISO 16750-2 和 LV124 E-06 的情况相同。 噪声施加到输入电压、VOUT（更准确地说，C SIGNAL）的电压高于 VIN 的电压、DGATE 关断以防止反向流动。 此 IC 预计会出现此行为。

3、波形看起来很难读懂,能共享一个更干净的波形吗?

→图 1 显示了通过改变显示屏使其更易于查看而显示的波形。
由于此次测量时示波器的测量范围设置、HGATE 和 DGATE 平坦度为 13.5V。
由于方便测量、实际的 HGTAE 和 DGATE 信号波形没有问题。
还会显示 N_FLT 信号波形。 由于过流检测、该电压会降低至低电平。

4.我们可以看到 CS+正在跳转,并试图找出它为什么会这样做。 您的电路板中 RSET 的值是多少？

→这是 3kΩ。 我之前告诉过您、反向电流为 28mA、但它是错误的、2.8mA 是正确的。 我会纠正它。 抱歉。

此致、

柳介

尊敬的 Shiven：

进展如何？

我想了解检测过流的机制。

我将考虑用 LM74900-Q1 替代它。 我是否可以遇到与 LM74912-Q1 相同的问题？

存在过流检测和短路检测功能、我认为我们需要添加 Rsense。

但是、CS+用于过流检测、因此如果有电流、除非使用过流保护、否则它不会导致错误检测。

这种理解是否正确？

此致、

柳介

您好 Ryusuke、

LM74900 也可能在 CS+引脚上出现上升、但可能不会关闭控制器。 该器件具有专用 TMR 引脚、可避免出现错误的过流情况。

可以将短路阈值配置为更高的值以避免这种情况。

此致。

Shiven Dhir

尊敬的 Shiven：

感谢您与我联系。 如您所说、可能可以避免该事件。

1) ISCP 引脚上是否会发生与此事件类似的潜在上升？

2) 如果发生这种情况,是否有像 CS+引脚这样的对策?

数据表中显示 ISCP 引脚用于短路保护。

可以读取这一点来理解、当超过阈值的状态持续时间超过特定的时间时、它没有关闭电源的功能

例如 CS+引脚的过流保护。

数据表指出、当超过阈值时、外部 FET (HFET) 会在 5us 内关断、但它并不意味着可以调整时间。

这种理解是否正确？

此致、

柳介

您好 Ryusuke、

ISCP 没有像 TMR 引脚那样的任何跳闸时间。 如果达到阈值、它将立即关闭 HGATE。 时间无法调整。 不过、您可以添加 LM74912 等滤波器以添加边际延迟。

时间不能调整、因为它已经是第二级保护。 第一电平由 TMR 和 ILIM 引脚提供。 我们假设、如果已经超过该水平、则必须以最快速度作出答复。

此致、

Shiven Dhir

此致、

Shiven Dhir

尊敬的 Shiven：

能否向 3kΩ 的 Vin 和测试 Rset 添加周期性噪声？

如前所述、LM74912-Q1 数据表 9.2.2.2 交流叠加输入整流：ISO 16750-2 和 LV124 E-06 包含噪声容限测试的结果。
只是一个猜测,但你没有在 0Ω 测试 Rset 吗?

我认为该测试是向输入电压添加周期性噪声并打开/关闭 DGATE、以确保没有问题。
如果该测试通过、我希望它能在这种情况下正常工作。
您是否可以使用 3kΩ Rset 运行类似的测试？

此致、

柳介