我想在 LM51561上使用外部时钟同步功能。
计划在3.3V 电平、120kHz 的 FPGA 中使用外部时钟。
有关详细信息、请参阅下面的图1。
数据表中未找到所需外部时钟的规格。
数据表第6页上有与 UVLO/SYNC 相关的电气属性、但我不太理解。
工作方案如下。
当系统首次启动时、它以 RT 设置电阻值运行、并且当 FPGA 下载并初始化时、FPGA 将提供外部时钟。
我在下面向您提出三个问题。
1.询问同步信号阈值规格(高电平、低电平)。
2.在下面的图1中、我询问是否有任何问题、即使您像使用 R13和 C19一样使用它也是如此。
3.如果您可以像下面图1中的 R13和 C19那样使用它，请查询设置 R/C 值的公式。
4. 如果有更好的方法，请提出建议。
作为参考、下面的示例是 LM3488数据表中的一个外部时钟规格示例。
您好、Honggyo、
负责该部件的工程师目前已不在办公室、下周将回来。 但现在、您可以考虑以下因素：
规格在数据表的第9.3-6节中提供。 此处的主要标准是、UVLO 引脚应拉至1.45V 以下、最小下拉脉冲宽度大于150ns、最小上拉脉冲宽度大于250ns。
通常、同步是通过 MCU 的开漏输出实现的、该输出下拉 UVLO 引脚、因此可能不需要 RC 网络。
此致、
Richard
您好、Honggyo、
此处显示了这些参数：
此致、
Stefan
您好！
感谢您的联系。 我们可能建议使用与图9-12中相同的配置(基本上添加一个 MOSFET)、而不 是 R19和 C13、使 M1像原理图中那样： 
是的、您指出的是阈值。 如果您需要进一步的帮助、请告知我们。
此致、
Em
您好、EM、
感谢您的评论。
图9-12在设计之初就进行了审查。
然而、当 UVLO 被置位时、上拉电阻变得很大。
在这种情况下、外部时钟的上升时间会大幅增加。
下图是我的仿真结果。
如果您减小设置 UVLO 的上拉电阻、则时钟上升时间会缩短、但
17V 的电流消耗将显著增加。
在仿真中、您需要将 UVLO 设置的上拉电阻设置为5K 或更低、以查看时钟上升时间的改善。
因此、我的评论是使用缓冲器或使用串行 R/C
使用缓冲器时、问题如下。
如果 UVLO 设置底部的下拉电阻10K 未正确焊接在回流上、则将向缓冲器输出施加17V 电压。 在这种情况下、存在一个问题、即缓冲器可能会因过压而损坏。
我应该怎么做？ 这是无用的担心吗？
2.使用串行 R/C 时、问题如下。
如果较低的下拉电阻器10K 未正确焊接在回流焊上、它可以正常工作。
但是、时钟的形状略有变化。
当然、它比使用 FET 驱动它要好得多。
此致、
红吉
