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器件型号：UCD3138128 我想在 ACK 阶段对 SDA 和 SCL 进行时间差。 我该怎么做才能使 SDA 在 I2C 时钟拉伸阶段的早期变为低电平、如下所示？
或 SDA 拉至低电平的时间更长。 我该怎么做才能实现我的目标？
我想在 ACK 阶段对 SDA 和 SCL 进行时间差。 我该怎么做才能使 SDA 在 I2C 时钟拉伸阶段的早期变为低电平、如下所示？
或 SDA 拉至低电平的时间更长。 我该怎么做才能实现我的目标？
在当前设计中、我们使用 PMBusRegs.PMBACk.byte.BYTE0来控制 ACK。 但 SDA 下拉为低电平始终接近 SCL 上拉为高电平。 如下所示。 
在其他芯片设计中、SDA 在8个时钟结束时被拉低。
因此、我希望实现类似的行为。就像这样 
或
客户系统中的上拉电阻器为1k Ω。 不同开发人员的两个 PSU 在同一系统上的结果不同。 
客户 要求我们解决这个问题。 根本原因可能来自系统中的总线延迟、如下图所示。 
因此、我希望通过固件解决它。 如果在 ACK 前将 SCL 更改为 GPIO 模式、如下所示、I2C 模块是否会判断异常？
