[参考译文] TPS3431-Q1：我们能否保持 EN 引脚悬空以实现逻辑低电平？

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https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1019870/tps3431-q1-can-we-keep-en-pin-floating-to-get-logic-low

器件型号：TPS3431-Q1

您好！

在我的应用中、在某些情况下、当我希望 EN 为逻辑低电平时、EN 引脚的驱动电路将变为悬空。

从数据表中、EN 引脚从内部上拉至 VDD。此外、我必须最小化 EN 引脚的驱动电流。

因此、当外部驱动悬空时、我不确定是否需要外部 PULI 降压 EN 引脚以实现稳定的逻辑低电平。

如果需要外部下拉、请告诉我允许的最大电阻、以最大程度地降低电流消耗。

谢谢。

3 年多前

0 admin 3 年多前

TI__Guru**** 1624225 points

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您好、Jay、

是否可以在您的应用中使用下拉 NMOS FET？

本

0 admin 3 年多前

TI__Guru**** 1624225 points

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您好 Ben、

抱歉、在我的情况下、使用下拉 NMOS 不是一个选项。您能否建议下拉电阻合适？

0 admin 3 年多前

TI__Guru**** 1624225 points

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您好、Jay、

我认为在 EN 引脚上添加下拉电阻器是不可行的。接地时从 EN 引脚流出的电流为620nA。 EN 引脚的 VIH 为0.8V。如果我们进行一些简单的数学运算、满足 VIH 规格的电阻为0.8V/620nA = 1.29Mohms。此外、1.29Mohms 值不是一个好的下拉电阻器。

本

0 admin 3 年多前

TI__Guru**** 1624225 points

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您好 Ben、

很抱歉让你感到困惑。请让我重新表述我的问题：

-考虑到内部弱上拉电阻、当输入悬空时 EN 是否变为逻辑低电平？

如果不是，是否需要添加下拉电阻器？

-建议的电阻值是多少？

谢谢。

0 admin 3 年多前

TI__Guru**** 1624225 points

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您好、Jay、

-考虑到内部弱上拉电阻、当输入悬空时 EN 是否变为逻辑低电平？

否、当引脚悬空时、EN 引脚将被上拉。请参阅以下内容：

本

0 admin 3 年多前

TI__Guru**** 1624225 points

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您好、Jay、

如果您有任何其他问题、只需跟进。如果没有、请单击"已解决"以关闭该主题。谢谢！

本

0 admin 3 年多前

TI__Guru**** 1624225 points

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您好 Ben、

感谢您的回复。我将关闭此问题。

0 admin 3 年多前

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您好、Jay、

很高兴能提供帮助。祝你好运！

本

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