尊敬的 Daryl：  

感谢您的耐心、对于延迟回复、我深表歉意。  

当您使用 VBUS 时、您是否看到3.45V 保持在那里、或者在一段特定的时间后、它会将电压调节至3.3V？ 由于某种原因、器件处于压降模式。  

您是否曾尝试移动开关以使 EN 信号更接近 IN 和电容器之后？   

使能端的 VHI 为1V、禁用端的 VLO 为0.3V。 除非在进行测试时电容器未完全放电、否则这可能会导致问题、从而进入压降模式。 从数据表第20页的第7.4.3节：

'当器件处于稳定的压降状态(定义为当器件处于压降、VIN < VOUT (NOM)+ VDO (在处于正常稳压状态之后、但不在启动期间)时、导通晶体管被驱动到欧姆区或三极区。 当输入电压返回到大于或等于标称输出电压加上最小压差(VOUT (NOM)+ VDO)的值时、输出电压可能会过冲很短的时间、而器件会将导通晶体管拉回到线性区域。"

如果您不以任何方式处于压降模式、这是一种奇怪的行为。 让我尝试一下、看看我是否找到了一些样片、以便我可以在实验室中测试这些样片。 我会尽快回复您。  

最棒的  

Edgar Acosta

尊敬的 Daryl：  

我去实验室测试了 TPS74601、这是可调版本。

我还使用直流电源为器件供电。 以下是 TPS746EVM-009评估模块的原理图：

我更改了 Cin 和 Cout 以匹配原理图中的值、并删除了 C5、因为您没有 CFF。 此外、EN 还具有一根跳线、允许我将 EN 引脚连接并断开与 Vin 或 GND 的连接、用作开关。 PG 引脚可接地或保持悬空、为简单起见、I 将 PG 悬空。  

我在 EN=GND 和 EN=VIN 的情况下在3.3V 至5V 范围内测试了器件、并且没有看到任何奇怪的行为。  

是否可以进行 A-B-A 交换？ 和/或从电路板上移除 LDO 并自行测试？  

最棒的  

Edgar Acosta。

您好、Edgar：

当我使用 VBUS 时、我得到的是3.45固定值、它不会随时间的变化而变化。  

您是否曾尝试移动开关以使 EN 信号更接近 IN 和电容器之后？  我不明白你在这里的意思。 但是、我在两种状态下测量了 EN、它为~0v、但芯片仍然产生3.45v。 此外、当开关连接到 GND 时、电容器与 EN 信号完全断开。

我还在两次测试中验证了 VIN 为4.5和5V、两种设置都在输出电压中产生了3.45V 电压。

我进行了 A-B-A 交换并尝试了4个不同的板、它们都具有相同的行为。 我还在电路板上只焊接了这个芯片、以确保其他组件没有任何问题、我也遇到了同样的问题。

尊敬的 Daryl：  

您是否有任何其他电源轨进入 LDO 的输出、即5V 电源轨？ 从您描述的内容来看、在某个地方可能会出现泄漏。

您是否焊接了新器件？ 此板是相同的布局还是完全不同的板？  

您是否可以为 GND 和 Vin=Ven 场景提供 Vin、Ven、Vout VBUS 的示波器截图？

此外、是否可以在不使用电路板的情况下测试 TPS746 LDO？ 如果您不使用 Cout、这是可以的、Vout 可能不那么稳定、但它应该是一个快速打开/关闭情况、只是为了从 LDO 获取读数。

我建议使用 TPS746 EVM 板进行一些测试、并将其用作控制单元。  

最棒的  

Edgar Acosta

嗨，Edgar

我没有 EVM。 我在同一设计中使用了三种不同的板。 然后、只焊接了芯片、而没有器件的其他组件(与裸芯片相同？) 所有这些都是一致的3.45v

此外、如果存在泄漏、那么当我从 LiPo 供电时、为什么它(EN 和 Vout)工作正常？

是的、我可以稍后拍摄一些示波器截图。

我要求使用裸片的原因是完全排除了电路板。 根据原理图、Vbus 和 Vbat 不是相同的线：

您将为 P-FET 的栅极提供 VBUS、并为漏极提供 VBAT。  

除非在为 VBUS 供电时电路板中有一条迹线会在 FET 与 LDO 之间产生这种泄漏、否则这就是为什么我问您是否可以在没有电路板的情况下测试 LDO、并查看其行为是否仍然相同的原因。  

最棒的  

Edgar Acosta

好的、感谢您的详细阐述。 当您说从 FET 到 LDO 的泄漏时、您确切地认为哪一部分可能会导致这种情况(哪个信号？)。 我可以检查可能导致这种情况的布线之间的电阻。

此外、我在移除 FET 的情况下进行了测试、并在 FET 替换为另一个齐纳二极管的情况下进行了测试、两者的结果均为3.45v。

谢谢、

Daryl

您好 Daryl、  

从原理图的角度来看、它看起来不错。 我已经向其他工程师展示了该电路、并同意、但有人指出您的原理图中有 FB 引脚、您使用的是固定版本还是可调版本？   

您是否可以共享 PCB 布局？ 您使用的是1层还是2层？  

您的所有 GND 是否连接在一起？

检查 VBUS 线路、查看系统中是否存在与其他部件短路的情况、因为您看到了问题。  

如果 VBUS 和 EN 的 GND 不同、这可能会导致一些浮点、尽管这种情况不太可能发生。  

由于您用二极管替换了 PMOS、但仍然看到此行为、因此请检查栅源极线路的导通性、并查看 EN 到 GND 时是否存在短路。  

最棒的  

Edgar Acosta

FB 为 nA、我使用的是固定版本。

4层内部层用于3.3V 和 GND

是的、现在测试了所有内容。

我完全移除了 FET (因为它只通过 VBAT)、我有同样的问题。

您好 Daryl、  

感谢您共享布局的图像。  

只需确认一下、所有4层中都存在 GND、还是仅存在一个 GND 层？  

您是否可以发送实际文件以便我更好地检查它、看起来 VBUS 是一个大平面、并且可能会干扰其他东西。  

如果您能够自行测试 LDO、这将有助于确定电路板中是否存在可能的泄漏或 LDO 未正确调节。  

最棒的  

Edgar Acosta

您好、Edgar：

我无法进行测试、因为我没有评估模块。  

是否有办法将文件秘密发送给您？

谢谢。

是的  

尊敬的 Daryl：  

我明白了、让我浏览一下这些文件、看看我能找到什么。  

当然、我刚刚向您发送了一个朋友请求、请接受、这样我们就可以有一个临时的私人消息会话。

最棒的  

Edgar Acosta