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[参考译文] UCC21732-Q1:FLT 和 RDY 故障

Guru**** 2382630 points
Other Parts Discussed in Thread: UCC21732
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/981436/ucc21732-q1-flt-and-rdy-fault

器件型号:UCC21732-Q1
主题中讨论的其他器件:UCC21732

您好!  

最近、在我们的三相电机控制器产品(采用 SiC MOSFET)中使用 UCC21732隔离式栅极驱动器 IC 时遇到了几个问题。  

FLT 和 RDY Falt:

1.在电机驱动器生产鉴定测试中经常观察到 FLT 或 RDY 故障(在过去的1000个产品中发生了5次)、我认为这可能是错误警报。

2.当我故意创建短路情况以测试解卫星保护功能时,有时也会观察到 RDY 故障。

那么、哪些情况可能会导致这种现象呢? 它是否可能由辐射 EMI 引起? 因为该芯片具有非常强大的 CMTI 抗传导 EMI 能力。

去饱和消隐时间设置:

我注意到芯片内部有一个150ns 的抗尖峰脉冲滤波器。 那么、对于消隐时间计算、我还应该考虑这个额外的150ns 吗? 例如、如果我使用 RC 电路设置100ns 消隐时间、那么总实际消隐时间应为250ns……

高侧 SiC MOSFET 的布局问题:

在数据表中、您可以找到布局指南:"如果将栅极驱动器用于 COM 引脚连接到开关节点的高侧开关、则不建议使用接地平面"。 本指南背后的原因是什么?  除此之外、我在应用手册"SLUUBX2A"中发现、使用了接地层...

期待您的回复:)  

顺便说一下、您是否还有一位可以在现场帮助我们的当地服务人员? (中国)。 如果是,请与我联系:)

此致、

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    他、  

    [引用 user="user6304068"]

    FLT 和 RDY Falt:

    [/报价]

    如果没有有关设计的其他详细信息、则很难确定原因。 您是否在关断/ DESAT 软关断期间看到栅极明显振铃?

    [引用 user="user6304068"]

    去饱和消隐时间设置:

    [/报价]

    UCC21732具有 OC 引脚(也可配置为用作 DESAT)。 您是否已将其配置为用作 DESAT? 对于 SiC 过流情况、OC 可能更有效。  

    [引用 user="user6304068"]

    要回答您的问题、去毛刺脉冲时间不会添加到您使用电容器设置的消隐时间中。 去毛刺脉冲时间、以确保仅考虑"有效"的 OC/DESAT 条件、例如需要在去毛刺脉冲时间内超过阈值。 因此、短于去毛刺脉冲时间的 OC 引脚上的瞬态会被忽略。  

    高侧 SiC MOSFET 的布局问题:

    [/报价]

    这种布局建议对于避免将高侧 COM 节点耦合到大接地层非常重要。 COM 连接到高侧源极/发射极、该源极/发射极具有非常高的 dv/dt、并且可能会发生电容耦合。  

    [引用 user="user6304068"]

    顺便说一下、您是否还有一位可以在现场帮助我们的当地服务人员? (中国)。 如果是,请与我联系:)

    [/报价]

    TI 在中国设有上海办事处和多家其他办事处。 我希望如果您直接从 TI 购买 IC、他们现在就能与您取得联系。  

    贵公司是否为您的帐户分配了现场销售人员或现场工程师? 它们将是第一个联系点。  

    如有任何疑问、请告知我们。  

    最好

    Dimitri

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    您好、

    欢迎使用 E2E!

    除了 Dimitri 的评论之外、鉴于问题的故障率、确定导致您的帖子中提到的 FLT 和 RDY 断言问题的原因可能有点困难。 为了提供更准确的可能根本原因、我想首先查看原理图和布局(如果可能)。

    我已通过此 E2E 论坛向您发送了一封包含我的电子邮件的朋友申请、以便分享原理图和布局、因为我知道这可能是机密信息。 我们可以通过电子邮件继续我们的对话。

    此致、

    Andy Robles

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    尊敬的 Dimitri:

    "要回答您的问题、去毛刺脉冲时间不会添加到您使用电容器设置的消隐时间中。 去毛刺脉冲时间、以确保仅考虑"有效"的 OC/DESAT 条件、例如需要在去毛刺脉冲时间内超过阈值。 因此、短于去毛刺脉冲时间的 OC 引脚上的瞬态会被忽略。 "

    我们使用了 OC 引脚并将阈值设置为大约8V。我了解抗尖峰脉冲时间的含义。  在这种情况下 、OC 检测的实际"消隐时间"是由电容器设置的消隐时间+ 150ns 消隐时间: 栅极导通后、Vdd 首先需要将 Cblk 充电至0.7V 以上、然后在随后的抗尖峰脉冲时间(150ns)内、OC 引脚需要保持在0.7V 以上、然后这种情况可被识别为 FLT 情况。  

    我不知道我是否正确理解:)

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    您好、他、

    遗憾的是、您的图像无法正确开机自检。 可以再试一次吗?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、

    您对抗尖峰脉冲时间的理解是正确的"在栅极开启后、Vdd 首先需要将 Cblk 充电至高于0.7V、然后在随后的抗尖峰脉冲时间(即150ns)内、OC 引脚需要保持在0.7V 以上、然后此情况可被识别为 FLT 情况"。

    如需进一步帮助、请随时在此主题上发布波形和原理图、或发送电子邮件至我在朋友请求中给您的地址。

    此致、

    Andy Robles

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    尊敬的 Andy:

    我已通过电子邮件发送了有关此问题的原理图和布局。 请帮助检查是否存在不适当的设计。

    非常感谢!

    此致、

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、

    当然可以。 我将查看原理图并回复您的电子邮件。

    此致、

    Andy Robles