[参考译文] TPS23754：在12V POE OUT 和负载之间添加开关时、MOS 会烧断至短路

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https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/866647/tps23754-when-adding-a-switch-between-12v-poe-out-and-load-the-mos-is-burnout-to-short

器件型号：TPS23754

降级：

我有疑问、

如原理图所示、在负载和12V PoE 输出之间添加 Q6 MOS 开关。但是、当 MOS (PN：AO3407) Q6闭合时、某个点存在峰值电压、如下图所示。此时、MOS Q12 (器件型号：SI4850EY)断开为短路。

左侧电路与 TPS23754演示电路保持相同。如果我将 MOS Q12更改为 schotty 二极管、这是可以的。但在处有3.3V 阶跃

请给我一些建议。

谢谢

6 年多前

0 admin 6 年多前

TI__Guru**** 2771175 points

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您好！

感谢您的提问。

是否可以使用额定电压更高的 FET、例如80V 或100V？

此外、您能否拍摄示波器照片、同时添加次级同步 FET 的栅极？

我想知道 schotty 二极管是否达到击穿电压。我们可以尝试用齐纳二极管替换。

此致、

Michael Pahl

0 admin 6 年多前

TI__Guru**** 2771175 points

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问题1：我已将 SI4850EY 更改为 SI4848DY (其额定电压为150V)、但是、击穿也可能在几个开关时间后发生。

问题2：当我将 FET 更改为 schotty 二极管时、不会发生过冲。

下图是 FET 的栅极与漏极波形。

0 admin 6 年多前

TI__Guru**** 2771175 points

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我想知道、与 schotty 二极管相比、FET 解决方案的主要优势是什么？

我是否可以使用二极管解决方案来解决这个问题？

或者、当负载开关关断时、您认为 FET 过冲的原因是什么。是否有更好的方法来降低 FET 电路中的过冲？

0 admin 6 年多前

TI__Guru**** 2771175 points

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您好！

查看您发送的原理图、可以看到连接到串联 FET 栅极驱动器的电容器为47pF、而我们的 EVM 为100pF。这将导致 FET 的导通和关断速度减慢。可能会发生的情况是、两个 FET 同时导通、这会导致这种行为。尤其是当串联 FET 应关断时、电压阶跃在周期中发生、这表明存在这一问题。此外、电容器的额定电压仅为16V。快速计算表明、该节点的电压最高可达24V。这意味着运行期间的实际电容器值甚至更低。

我建议按照我们的设计将电容器更改为100pF/50V。

如果这可以解决您的问题、请通过标记 E2E 主题来指明。谢谢！

此致、

Michael Pahl

0 admin 6 年多前

TI__Guru**** 2771175 points

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好的，谢谢。喜欢。

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