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器件型号：TPS650830 您好！
客户发现 VR3在系统进入深度睡眠 S4/S5模式时意外关闭、并在稍后自动打开。 进入睡眠模式的相关波形如下所示。 请问您现在为什么关闭 VR3？
谢谢！
安东尼
尊敬的 Kevin：
它们尝试将 VR2输出(1.8V)连接到 VSB、但结果仍然与下面的相同。
您还有什么意见？
谢谢！
安东尼
安东尼
PGB 是负载开关2.5V 的使能信号。 如果禁用 SLP_S4#、则 PGB 变为低电平的 PMIC 内部延迟为32ms。 如果禁用了 SLP_SUS#、则禁用 VR5电源轨。
在客户案例中、如果同时禁用 SLP_S4#信号和 SLP_SUS#信号、则禁用 VR5、但 PGB 仍为高电平。 在负载开关上、输入(VR5)被禁用、使能信号为高电平、VSB 引脚不检测任何输入、PMIC 进入紧急关断状态。
案例1：如果在睡眠信号之间添加延迟、则可以避免此问题、并且您不会看到故障
CASE2：由于 LDO5V 始终处于打开状态、如果 PGB 持续32ms、则不会产生任何故障。
希望这对您有所帮助。
此致、
Jay
您好、Jay、
当您提到“选项1跟随英特尔定序”时，您是否意味着英特尔的定序在 SLP_S4和 SLP_SUS 下降沿之间具有“>32ms”延迟？
如果您查看了我们的 EVM 和客户设计中有关 V1.8U_2.5U 负载开关的内容、我们的 VBIAS 来自 LDO5V、客户的 VDD 来自+5VSB (VR5输出)。 为了遵循我们的 EVM 设计、他们似乎只需要将 VDD 从+5VSB 更改为 LDO5V、这是选项2。 然后、无需在 SLP_S$和 SLP_SUS 之间插入32ms 延迟、我对吗？
TI-EVM：
客户原始设计：
安东尼
您好、Jay、
关于选项、它们实际上将 LDO5V 连接到 LDO 的 VDD 引脚、如下所示。 因此、它最多仅消耗1.5mA 您认为此处的电流消耗仍然是一个问题吗？
另一个问题是、它们会将该 LDO 输出(2.5V)连接到 VSB。 目前还可以 是否确实需要添加电阻分压器来为 VSB 生成1.8V 电压？
安东尼
您好！
这里有一个相关的问题。 所有 VSX 电平是否应遵循下表中标记的内容？ 如果正确、则 VSB 必须不大于1.8 x 1.08 (典型值)= 1.944V？
对于 VSD、TPS650830的标称阈值为1V。 如果客户使用的是0.95V、那么很容易超出电源正常范围？
谢谢！
安东尼
