[参考译文] TPS65381A-Q1：加电时 ENDRV 的输出条件

您好、Shinichi、

是的、您可以从器件的角度确定它是低电平、并且在正常假定的用例中它将保持低电平。   背景如下。  由于 TPS65381A-Q1在上一个下电上电周期断电、ENDRV 开漏 FET 会将输出拉低。 当 TPS65381A-Q1未通电时、该引脚将在内部浮动(上拉 VDDIO 关闭、开漏 FET 关闭)、但 之前已放电至低电平。 当 TPS65381A-Q1上电时、器件上的内部电源轨首先上电、然后将 ENDRV 电路的下拉 FET 导通、从而使 ENDRV 驱动为低电平。  然后器件的电源轨斜升。   假定 VDD5或 VDD3/5用于为器件提供 VDDIO、因此只有在器件已内部上电并将 ENDRV 驱动为低电平之后才会有一个上拉路径。   此外、连接到 ENDRV 的外部输入电路、例如用于监控 ENDRV 信号的功率级禁用输入或 MCU GPIO、可能具有集成的下拉电阻、因此在 TPS65381A-Q1未通电时线路无法悬空。  如果这些输入没有集成的下拉电阻、则 可以添加外部弱下拉电阻、以便在必要时将线路保持在低电平。  如果 ENDRV 线路上拉至任何不由 TPS65381A-Q1供电的电源、则需要在系统级进行特殊考虑。

此致、

Scott