[参考译文] UCC24630：DRVpin 下拉功能

石井山

在此感谢您关注 TI。 让我尝试回答您的问题。

1.是的。当 Vdd =电压低于 UVLO 时、下拉电阻器正常工作。 从 UVLO 关闭到2V、它使用数据表上1欧姆的强下拉电阻。 低于2V 时、它变为较弱的下拉电阻、其中 DRV 上的最大电压为0.95V。

2.是的。 在 Vdd 为2V 或更低时、最大 DRV 电压为0.95V。

是的、DRV 和 Vdd 之间有一个二极管。 未对其进行特性描述、但也有一个从 DRV 到 GND 的钳位电路来提供帮助、以便在 Vdd 为2V 或更低时、最大电压保持在0.95V 以下。

即使您使用阈值电压相当低的 FET、此 SR 控制器也应非常可靠、以便在导通和关断电源状态下使 MOSFET 保持关断状态。

希望这能解答您的问题。

此致、
John

您好、Ishi-San、

 感谢您提供相关信息。 感谢您在这里为测试 IC 并收集所有数据所做的努力。

 在数据表规格表中、您可以看到

当 VDD 引脚电压低于2V 时、它会设置0.95V 的限值。 同时、您可以看到测试条件为 IDRV=10uA。

在测试设置中、您使用的是1k Ω 电阻器和5V 至8V 电压源、这意味着大约5~8mA 的电流、远高于10uA。 这会将电压推至0.95V 以上。

IC 设计人员尝试在 VDD 电压高于特定电平(通常为低侧下拉器件的 Vth)之前在 DRV 引脚上提供下拉电阻。 VDD 电压较低时。 在 VDD 达到该电平之前、低侧器件只能提供非常弱的下拉电阻、因为内部 FET 无法完全导通。 电压电平可能会高达 VDD 电压加上二极管压降。

一旦 VDD 电压变为2V 以上、下拉 FET 就可以获得足够的栅极电压并完全导通、那么即使电流为5~8mA、DRV 引脚电压也可以保持低电平。

请告诉我、这是否解释了您在那里看到的内容。

谢谢。

必应

您好、Ishi-San、

 由于这不是数据表上的测试规格、因此需要额外的努力来进行测量。

 这是计划。 我要将 VDD 短接至接地端、并将电流源施加到 DRV 引脚、并在100个点处从10uA 至10mA 的外部电流源施加电流。

 并将 VDD 移至0.8V、然后执行相同的操作并将 DRV 引脚上的电压捕获为两条不同的曲线。

 请告诉我这是您想要的。 这只能是一个典型的数字、因为我无法测试多个器件。 但它会很好地指示 IC 的行为方式。

 我需要几天时间来收集材料并设置测试台、并随时向您提供最新信息。

 谢谢。

必应

您好、Ishi-San、

 很抱歉耽误你的回答。 我的源表已通过实验室进行校准、我现在只能完成它。 请参阅在不同 VDD 电压和不同 DRV 偏置电流下测得的典型器件的吹扫曲线。 您可以看到、遵循数据表测试条件、DRV 电压始终符合规格。

当您使用10mA 电流进行测试时、您可以看到 DRV 电压要高得多、直到 VDD 电压高于1.5V 并且栅极变为低电平有效。

如果您需要更多信息、请告诉我。

谢谢。

必应