[参考译文] TPS543B20：TPS543B20RVFT：将 UC/FPGA 的外部时钟连接到 SYNC 引脚

Shashi、您好！

TPS543B20不在主器件或从器件中提供两相操作。 TPS543C20提供两相操作。

对于单相 TPS543B20电源轨和同步功能、同步频率需要等于或高于 RT 引脚上的设置频率。 对于单相、MODE 引脚不影响 SYNC 功能。  

谢谢你。

套件

尊敬的 Kit：

感谢您的快速响应、

在我们的设计中、我们将首先使用默认 RT 设置为稳压器供电、该电源用于为 FPGA、

FPGA 通电后、

根据需要、我们希望向稳压器的 SYNC 引脚提供从 FPGA 生成的同步时钟、

请系统 工程师确认、我们提供同步时钟的方法是可以的、

如有任何问题、请告知我们如何根据我们当前的电源树控制同步时钟、

此致、

Shashi。

Shashi、您好！

感谢您提供应用信息、以帮助我们更好地理解。 我有问题需要更好地理解：

问题：

在 FPGA 为 SYNC 提供时钟频率后、该时钟频率信号是否会保持开启状态、直到系统电源中断？ 或者它是否会掉出并依赖于 RT 设置频率？ 数据表第20页的第8.4.15节讨论了 SYNC 上的损耗信号。  

2.该 FPGA 是否会持续提供同步和丢弃信号？  

套件

尊敬的 Kit：

感谢您的快速响应、

查询答案：
FPGA 将继续提供同步时钟、直到通过 EN (引脚33)禁用稳压器或关闭稳压器的输入电压


此致、
Shashi。

尊敬的 Kit：

感谢您的确认、

由于客户的要求是在加电后灵活地提供外部时钟、

请请求您的系统工程师针对以下参数建议具有外部时钟同步功能的部件：

输入电压= 4.0V-6.0V DC

输出电压= 0.95V DC

最大电流= 25.0A  

我们已向客户推荐了 TI 器件、请帮助我们提供所需信息。

此致、
Shashi。

尊敬的 Kit：

根据数据表、
8.4.8同步配置
TPS543B20器件可与外部时钟同步、外部时钟必须等于或高于内部频率设置、

8.4.15同步丢失
在同步时钟条件下、如果电流下降沿与前一个脉冲相比超过1us 延迟、每个单独的转换器将持续比较电流下降沿和前一个下降沿、

请您的系统工程师重新检查我们的设计、根据上面的数据表详细信息、应该可以对 SYNC 引脚应用相同或更高的频率、数据表中提到的在加电之前提供同步时钟没有限制。

此致、
Shashi。

Shashi、您好！

请问您是 TI 员工还是 TI 员工？ 您能否联系您所在地区的当地 FAE 或 TSR TI？  他们将能够根据客户要求缩小器件列表范围。

同时、我也可以向我的同事请教。  

套件

Shashi、您好！
我再次与系统工程师确认了同步要求。 在为 IC 加电之前、时钟频率信号需要出现在 SYNC 上。
套件

尊敬的 Kit：

我们希望使用该稳压器在初始时使用同步时钟加电(最初、我们必须依赖于 RT 设置来为稳压器加电)、一旦电路板加电、我们的 FPGA 将提供与 RT 或更高频率设置相同的同步时钟、 我希望这不是数据表中的问题、请重新检查并确认我们。

此致、

Shashi。