[参考译文] TPS3838：TPS3838问题-尝试从 CPLD 驱动一个低电平脉冲、而 TPS3838似乎正在驱动高电平

尊敬的 Jeff：
您能否提供有关 VDD 电源轨以及连接到什么 RST 引脚的更多详细信息？ 此外、最好捕获脉冲和复位信号的示波器图像。

谢谢
Chintan

这是电路。 我尝试从 CPLD 低电平脉冲该线路、但无法执行该操作(未在示波器上看到它)。 我可以将其驱动为低电平、但看起来当我尝试生成一个大约200ns 的脉冲时、我看不到它。

一旦我将引脚提升到3838部件、我现在可以看到 脉冲。

谢谢、

Jeff

Jeff、

我看不到电路。 当 VDD 电压降至 V_IT 电压规格以下或/MR 被拉至低电平时、TPS3838的/RESET 将变为低电平。 当 VDD 降至负向输入阈值电压 V_IT 以下且/RESET 引脚实际变为低电平时的传播延迟最大为50us VDD 还需要低于阈值6uS、然后/reset 才会首先触发。  当 VDD 恢复到阈值以上时、器件会延迟、然后再将/RESET 释放到正常高电平状态。  

您能告诉我有关200ns 脉冲的更多信息吗？ /reset 是否假定会在200ns 内变为低电平、然后再变为高电平？ 请尝试连接电路、以便我更好地了解连接。 谢谢！

Michael

抱歉、我连接(或粘贴某些内容)时遇到困难。 你可以帮帮我吗？

单击框右下角的"使用 RTF 格式"。 这将打开一条具有更多功能的消息、以便您可以附加项目。 您看到那个按钮了吗？

Michael

我可以。 这就是我尝试过的。 我粘贴了图片、看到了图片、但当我点击"发布"时、图片消失了

Matty、

请发送至我的电子邮件以获取进一步帮助。

michaeldesando@ti.com

Michael

Matty、

只有当 VDD 低于 VIT 阈值的时间超过6uS 或/MR 被拉至低电平的时间超过1us 时、开漏/RESET 输出才会变为低电平。 如果/RESET 变为低电平、则在 VDD 恢复到 VIT 阈值以上或/MR 被拉回高电平后、它将在延迟时间内保持低电平。 延迟时间将取决于您的 CT 引脚配置。

您提到"从 CPLD 上电后、似乎无法驱动低脉冲。 出于某种原因、我认为 TPS3838可以防止这种情况的发生。 我可以从 CPLD 将其驱动为低电平很长时间、而不是脉冲。"

1.如何驱动低脉冲、您是否在 TPS3838器件上使用 VDD 或/MR 引脚？
2.您的脉冲不能短于触发/reset 变为低电平的最小脉冲加上/reset 释放回高电平之前所需的延迟。 您将使用什么脉冲以及您看到了多长时间？

Michael