[参考译文] UCC28950：FET 晶体管之间的延迟与数据表公式不匹配

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/710132/ucc28950-delay-between-fet-transistors-not-matching-datasheet-formula

器件型号：UCC28950

您好！

我正在 Tina TI 中仿真 UCC28950参考设计、您可以从产品页面下载该设计、可以看到 A 和 B (以及 B 和 C) MOSFET 之间的延迟不符合数据表建议的公式。

A 和 B FET 之间的仿真延迟->~440ns

使用 RDELAB 的数据表公式--> 5*RDELAB/0.26 (因为 Adel 接地)=5*15.4k /0.26=296.15ns

问题：数据表的公式是否错误或 UCC28950的 SPICE 模型？

谢谢！

7 年多前

0 admin 7 年多前

TI__Guru**** 2493175 points

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你好，Catalin
DS 更有可能是正确的-我们在一段时间前修改了 DS 公式、可能是模型未更新。请确认您正在测量 OUTx 信号上的延迟、而不是相应 MOSFET 栅极上的延迟。 IC 上的电阻器设置控制器的延迟、传播延迟-尤其是当 OUTA 和 OUTB (或 OUTA 和 OUTD)路径中的延迟存在差异时、传播延迟将延长或缩短延迟。

最后、自适应延迟(Adel)将修改基线设置(DELAB 和 DELCD)-您能否检查您对这些引脚的操作。您可以接地 Adel (和 ADELEF)以击败自适应延迟功能。

此致
Colin

0 admin 7 年多前

TI__Guru**** 2493175 points

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我确认我测量的是 OUTx 引脚上的信号。

此外、Adel 和 ADELEF 引脚接地。正如我在上面所说的、我在 UCC28950产品页面上模拟了参考设计、如果需要、您可以尝试一下。但这将是浪费时间，因为我已经这样做了。

那么、我将信任数据表。谢谢、致以诚挚的问候。

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