[参考译文] UCC27714：失真的 HO 脉冲/宽度+/-1us 通常会反转或以较低的振幅结束

以下 是输入数据 、可帮助有权查看我们在使用 UCC27714栅极驱动器时遇到此类难题的人员。

TM4C1294 MCU PWM 发生器 输出对  如下所示。

奇怪的第2次/第3次 UCC 栅极驱动器会产生运行脉冲 (>1us)脉冲宽度、并在具有合作伙伴(第2次 UCC)驱动器的 PWM 生成的前2500us 中导致 copartner HO 到 LO 转换崩溃。 奇怪的是 、最后两个产生欠压脉冲的栅极驱动 器出现故障、 将 HO 驱动至 LO 脉冲生成降至 中间电源。 只有第一个在合作伙伴 UCC 的帮助   下接收 PWM 脉冲的栅极驱动器在 NFET 直流电源轨的全双极性摆幅中产生适当的脉冲。

请注意、A/B 比较器匹配的输出不是互补对。  在   某些调制模式中、UCC 延迟(两个) HI/LI 信号(延迟匹配)可能会产生不可预测的结果？  硬开关半桥 PWM 只能在两个栅极驱动器产生不对称的梯形波形时才能正常工作。  似乎 正弦 DSP 波形可能 会围绕感知 输入延迟限制展开。 TIDA-00778从不测试 UCC27714生成正弦以外的任何其他波形的能力。  

我们有两个糟糕的栅极驱动      器、或者正在尝试强制兼容、而 UCC27714栅极驱动器 HI/LI 输入架构的设计似乎无法实现这种兼容性。

图23-5显示了使用先递增后递减计数模式来生成一对中心对齐、具有不同占空比的重叠 PWM 信号。 此图显示了 pwmA 和 pwmB 信号在通过死区发生器之前的情况。

由于它看起来需要互补的 HI/LI 信号来使 UCC 正常工作、并且 PWM 正弦信号具有对称的相位特性、   

下面的结果似乎与上述假设不一致、但 我们 必须从  硬件   未损坏的地方开始。

您好、Don、

通过利用快速占空比变化、我们需要三个 UCC 在全 H 桥开关中实现开环换向(图3-16)、从而提高  /滚动电机定子中的电感电流。   

启动时通过 UCC 的相移非常小(<20ns)、并且尝试调整更宽的脉冲宽度以 在 H 桥模式下产生电感器功率会随机导致高电压和(脉冲输入)、而不是过冲。

下面是两个电机相位 A/B 的缩放捕捉、显示 了两个 UCC 作为 全 H 桥工作、然后切换到三相换向(闭环)的重叠。 请注意、由于两个相位中的占空比都在快速更新、因此不会发生相移、即使更改是输入到 HI/LI 输入。 UCC HI/LI 延迟匹配似乎从快速占空比变化中消除了所需的相移。 的确 、每个 MCU PWM 发生器产生 两个中心对齐重叠信号 (A/B)、每个信号具有 不同的占空比。 三 个 PWM 发生器 同步并产生前面所述的两个信号对。   

谁会怀疑只有一名但两名栅极驱动器因将 HI/LI 快速倒向一名栅极驱动器而受损？ HI/LI 的反转是过去经常发生的情况、它从未损坏其他供应商栅极驱动器的 HO/LO 输出。 奇怪的是 、MCU 驱动的 PWM 在  电机运行期间仅产生400mA 至500mA 的电流和2A 的峰值。   
 
也许 HO/LO 高于 IGPK+/-(4安培<10us)脉冲接近100%占空比、并且 H 桥功率模式在两个 UCC 栅极驱动器中推动了包络？

您好、Don、

也许您是正确的、因为我们也将逆变器连接到了更大的电机12.5kHz、它不会启动、只会多次启动 POR 的 MCU。 这可能是导致 UCC 失败的原因、如下所述。

在尝试几次让大型电机以40kHz (25us) PWM 频率启动后、UCC 再次发生同样的故障、因为小型电机很容易做到这一点。 我们的逆变器 FET 具有与 TIDA-00778 IGBT 模块类似的 QG、因此我们使用 了原理图中所示的非常相同的 GTRON/OFF 电阻值。 UCC HO/LO 驱动器的 GTRon = 6R、 GTRoff = 12R。  TIDA 工程师可能误计算了 IGBT 模块相对于 UCC 的总 QG、从而产生 IGPK +/- 4安<10us 脉冲接地短路。  否则 、似乎 会发生相对于 EN 引脚的异常情况、当 HO 驱动器上预期甚至会出现一半的 QG 时、EN 引脚会在内部损坏栅极驱动器 HS 引脚。

在最初250us 内的 PWM 脉冲 HO/LO 会产生(0-5us 导致20us 脉冲宽度)、并且 MCU 会在 直流 总线 PWM 40kHz (25us)脉冲宽度上出现过压时快速关断 EN 引脚。 然后、我们将 GTRON / OFF 电阻值加倍、并将 HO 输出驱动降低 一半。 我们注意  到、在低电压测试 UCC @24V 直流期间、电荷泵似乎过度驱动 HO、从而在直流逆变器连接的相位中产生高压峰值。

在   HS 的低电压驱动条件下、当 EN 突然通过 MCU 控制禁用 HO 时、数据表中的 IGPK +/- 4安培< 10us 脉冲接地规格似乎存在问题。 这似乎会破坏 UCC HO 驱动、但 在发生故障的 UCC 上未检测到特定的欧姆值或二极管压降差(HS-HB-HO)。 一旦 IC 内部发生故障？ 然后、它会导致直流总线上从 HS 浮点跳 升至 B+电源轨产生(过度)高电压。  我们看到+180V 是由 具有大型磁性电机的+24Vdc 电源产生的、     在栅极驱动器发生故障后、此类大电势尖峰会快速地在 MCU 上进行 POR。  在此处列出的条件下、用于计算 HO/LO 驱动的总 QG 公式似乎错过了目标一英里。

 UCC 捕捉失败：在 Cboot 充电期间、HS 引脚不会通过 LO 驱动 NFET 下拉。 在  Cboot 由于 HS 泄漏而实际保持充电状态后、HS 似乎跳升至 HO。 因此 LO 不能下拉下面这个捕获中的一个浮动 Cboot、导致由 HO 驱动 NFET 产生高压反相脉冲。

[引用 user="Don Dapkus"]您是否意味着 Cboot 没有被 LO 收费？

右侧未充满电、并且由于 HS 正在将电流泄漏到充电/放电路径、因此看起来无法充满电。 这就是为什么信号的左侧在 LO 变为低电平且 HO 侧 NFET 峰值被反转并产生非常 高的电压总线电压之后、不会持续毫秒左右地接地的原因。

这种情况 很难进行故障击穿、因为 HO 对于  导致 HS 的泄漏电流主要是功能性的、它会干扰 Cboot。 现在有4个发生故障的 UCC 产生相同的 HS 泄漏条件。  到目前为止、栅极驱动电阻( HO/LO) 泄漏电流是栅极驱动电阻(HO/LO)的两倍、但问题似乎根本就不会发生、尤其是 24V 直流测试？？？  

您好、Don、

曲线示波 器可能会显示 损坏的部件、但我们怀疑 HS 输入(下 Totempole FET)在 HO 负载、IGPK-/+安培<10us 脉冲下没有保持。  然而 、从示波器捕获观察 结果可以看出 、HS 然后通过 HB 泄漏电流、 因为 LO 在  故障发生后无法将 HS 或 Cboot 拉至接地。  从其他供应商的栅极驱动器经验来看、 负尖峰/s 不应破坏 HS 或 HO FET 结构@24VDC 电源。 在这些小负载条件下、这种误解可能 会导致您认为这种情况甚至是可能的。   负尖峰可能会产生一个问题、即使用 HI 指令打开 HO 驱动器、 导致 LO 侧击穿、这 在我们直接目睹的最后一个 UCC 栅极驱动器故障中不会发生。  

为了停止 UCC 故障、唯一改变的是将 栅极电阻值增加到  NFET 总 QG 值的几倍。  单是这一点、IGPK (+/-) 4安培脉冲对地短路和 di/dt 图(-80V 图53) 都是误导性的事实。 鉴于 其他人肯定会在本论坛中报告的意外故障、IGPK+/- 2安培可能会更加保守。

TIDA-00778在 HO/LO 上显示了+/-2A 栅极驱动(正弦波脉冲)电流、 这意味  着(方波脉冲) 在类似条件下也保持 true。 我们的 PCB   具有强制气流(139 CFM)和每个 UCC 支脚下的小接地层、 有助于将 SOIC 封装热从硅片中拉出、从而扩展电源处理特性。  似乎 两个 HS/HO 输出  都没有承受应力的唯一原因是(DSP 正弦波)在两个 HO/LO 输出上都生成。  同样    、与基本方波脉冲相比、方波的上升/下降时间比 DSP 正弦波具有相当大的波形下降(顶部/底部)更快。  

也许 TI 实验室分析 仅对  IGPK +/- 4安培< 10us 接地短路、 输出块条件下的正弦波脉冲进行了测试？  

您好、Don、

不知道 PDF 的作者是谁 、但 下面引用的内容(图3) 并不完全正确。  NFET 体二极管 TRR 需要时间进行总 Qrr 恢复、而较高的 Rg 值 会创造更多的恢复时间并减少 dv/dt 开启环 (过冲)、 di/dt 尖峰低于接地值。  Infineon OptiMOS-FD (快速二极管) NFET 不应 造成此类 TRR/Qrr 问题、而是使用 类似 的 Rg 值执行典型 IGBT 模块。

TIDA-00778工程师在 HO/HS 上添加了2200pF 电容器 、以增加 IGBT 模块 CGS、 从而产生 Rg 悬吊(边沿滚降)。  也许高频 HO 下降会减慢栅极导通速度、允许减慢 (TRR)并屏蔽   为 HO 换向选择的较低值 Rg。  当   TRR 被排除在 Rg 方程之外时、在确定适当 Rg 值的任何公式中、NFET Qg 或电感电阻不是唯一需要计算的东西。

也就是说、UCC 栅极驱动器 HO 输出设计似乎过度驱动  米勒 效应区域中的某些 NFET。  对于    某些 NFETS (如 OptiMOS-FD)、似乎是 Cboot (值) RC 时间常数计算的原因。  可能不需要   在电感负载的所有点进行硬 HO 换向、以减少体二极管影响(TRR)振铃。    当转子负载调节至稳定状态或 PWM 占空比时、BLDC 电机电感 Q/R 似乎会发生变化。  这是  HO 驱动的 NFET 过冲因雪崩(IAS)事件更少而减弱的一个原因、此时 HO 上升沿相对于 LO 缓慢。 因此、与 PDF 相关的 HO 案例更多、而在计算中将 NFET TRR 留出来似乎是一个不好的示例。

引述："此外、较高的电阻值会使振荡过阻尼并延长开关时间、而不会为栅极驱动设计带来太多好处。"