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[参考译文] TPS7B63-Q1：TPS7B63-Q1的 PG 状态

admin
Guru**** 2492385 points
Other Parts Discussed in Thread: TPS7B63-Q1

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/705578/tps7b63-q1-pg-status-of-tps7b63-q1

器件型号：TPS7B63-Q1

你(们)好

我对 TPS7B63-Q1的 PG 状态有疑问。
如果 Vin 降至低于内部 UVLO 阈值、PG 状态是高阻态还是低电平？

此致、
横田洋三
  • 0
    TI__Guru**** 2492385 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    横田洋三先生：

    只有当 Vin 高于最小输入电压时、才能确保电源正常信号。 PG 上的下拉 FET 的栅极由 IN 引脚驱动。 当 Vin 降至 UVLO 阈值以下时、只要 Vin 足够高、能够继续驱动下拉 FET 的栅极、PG 就会变为逻辑低电平。

    非常尊重、
    Ryan