[参考译文] UCC27714：如何为 NFET 软启动周期减慢 HO 上升时间

我确实意识到图3显示了许多 IAS 事件中包含的栅极关断事件。 然而、在峰值栅极导通时间存在非常相同的振铃信号。 因此、从逻辑上讲、HO 驱动的 NFET 导通振铃事件是(部分) IAS 事件、可保护 DS 不会因栅极区域过度饱和而被破坏。

您好、Don、

[引用 user="Don Dapkus"]我认为他们所说的是非钳位电感负载

仅三相电机电路没有 NFET 续流体二极管之外的单独缓冲器。 从而 提供同步整流 、保护 每个 NFET 不受电感反冲的影响。  慢速电流衰减中的高侧 NFETS 会再循环电感器电流、因此体二极管 有更多的时间来校正 任何电感反冲电压。  

[引用 user="Don Dapkus"]我认为调整开关时间的最佳方法是使用栅极电阻器网络。[/quot]

已经有一个用于栅极关断的与24R 串联的肖特基二极管网络。

[引用用户="Don Dapkus"]当高侧 FET 被驱动时、由于 HS 飞至高电压 Rai、自举二极管随后反向偏置、则电路会断开。[/quot]

我们本周发现、 至少在预充电阶段并不完全正确、很容易证明。  打开一个相位的 LO 会直接影响另 一个相位的半桥 Cboot 充电周期。 它是通过 合作伙伴电感 器导线实现的。 因此、在每个启动充电周期的开始、一个1/2电桥的 Cboot 由另一个或 Co-Partners 1/2电桥充电。 Infineon 提到了同样 的情况(OPTIMOS-FD)、但在单个1/2桥中、不是来自合作伙伴。  我们之前在 其他供应商的栅极驱动 器和从 HS 到接地的肖特基上安装了一个8.2 Ω 串联电阻器、以停止 IC 闩锁(例如丢失脉冲)、但注意 到之前 的 NFET 源极电压尖峰  也通过将栅极驱动电阻增加到60欧姆而降低。

[引用 user ="Don Dapkus"]与自举二极管串联的电阻器用于限制流经二极管的峰值电流、以免损坏

我们相信 UCC HO 驱动器的更快转换率将纠正 现在 看起来与 RC 时间常数 Cboot 电荷相关的问题。  如上所述 、UCC 更快的 HO 压摆率似乎使 HO 尖峰条件 更糟。 因此、人们认为需要 HO 更软(更慢) 的上升时间似乎是对抗 电感尖峰的唯一方法。

[引用用户="Don Dapkus"] CBOOT 应直接连接在 VB 和 HS 之间、以便为高侧栅极驱动器提供硬电源。[/quot]

Cboot 二极管/电阻器位于 PCB 的顶部、并直接在  下方进入 UC 引脚11/13至 Via。  它们通过15.4v 电源轨直接偏置到每个3R3 电阻器中、以馈送 超快200V 二极管(TRR 14ns)。  

TI 工程师是否可以花一些 实验时间来确定 米勒平坦区域的 UCC 增强型 HO 驱动 器如何影响 典型的 Cboot RC 充电时间？ 也许可以更新数据表以包含 一些选项、以便 在 HO 导通事件期间可以采取哪些措施来抵消高电感振铃？   对于 QG 较低的 NFET 、Cboot 电荷泵 RC 时间常数可能会变慢(典型值为1uf)、因为 TIDA-00778工程师 和 Derek 试图解释清楚、但可能完全错过了这个问题。

此外、由于  负载没有单独的缓冲器、因此电感负载似乎未被钳位、而不是 NFET。   Infineon PDF 提到 缓冲二极管/电路有助于减少未钳位电感负载中的寄生 IAS 事件。 它们似乎使用了单词 unclicked、 这意味着未 安装任何器件来缓解 电感反冲或磁 性 CCEMF。  

我们 缩短了电机电感器(#12 AWG) 、但未 降低10MHz 振铃频率、这似乎来自栅极驱动器 HO/LO、但可能只是 反激式？

SLUA618–2017年3月–修订版 SLUP169–2002年4月提到电感器 LD 在更高的漏极电压下降低。 在过去 、NFET 源 尖峰/振铃的 HO 栅极导通可减少@24V 直流 、但会在更高的电压(80V-165v)下返回。 因此、需要 将10MHz 振荡减少@24V 直流、这在一定程度上通过更高的栅极驱动电阻降低了尖峰。   我们全新定制 PCB 的 HO/LO 栅极驱动环路 非常短、甚至比 与 其他栅极驱动器搭配使用的首款定制蚀刻 PCB 短。 很难想象 PCB 的振荡频率为10MHz、更有可能是由于 Cboot 过充电(HB 偏置)引脚的 RC 时间常数导致 HO 图腾柱振铃？