大家好、团队成员
当从 RT 模式切换到 CLK 模式时、大约10us 后、PG 引脚将下降。 正确吗?
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大家好、团队成员
当从 RT 模式切换到 CLK 模式时、大约10us 后、PG 引脚将下降。 正确吗?
您好、Xiao、
我在以下应用中采用了 LMZ30606EVM:VIN = 5V、Vout = 3.3V、FSW_DEFAULT = 1MHz、FSW_clk = 2MHz。 附加的是工作台测试的范围。 测试序列如下:使用 FSW_DEFAULT (RT 模式)加电->打开 FSW_CLK (CLK 模式)->关闭 FSW_CLK (返回 RT 模式)。
在这里、您将注意到、当从 RT 模式转换到 CLK 模式时、PWRGD 没有下降。 但是、当您从 CLK 模式切换回 RT 模式时、PWRGD 会暂时下降。 请注意、数据表详细说明了如何不从 CLK 切换回 RT 模式(第8.12节)。
此致、
Jimmy
您好、Xiao、
我想进一步强调、数据表特别建议不要从 CLK 模式切换回 RT 模式、因为内部开关频率在恢复到 RT 电阻器设置的开关频率之前会下降到较低的频率。 如果在此 CLK 模式到 RT 模式转换期间输出电压下降过多、 PWRGD 引脚会暂时变为低电平。 这可以在我发送给您的波形中看到、Vout 在这里略微下降。
因此、我认为这种下降是由这种无效转换引起的伪影。 这表明该器件不应用于动态开关频率应用。
此致、
Jimmy
您好、Xiao、
如果可能、您还可以附加原理图。 我想全面了解一下您的系统。 您使用的是什么 RT 电阻器? 理想情况下、我希望使用您的系统应用测试 EVM、以便进行同类比较。
仅需澄清一点、您似乎会观察到从 RT 模式(由 RT 电阻器设置)转换到 CLK 模式(生成的外部时钟)后 PWRGD 变为低电平。 正如我在上面的范围热图中所示、我没有看到任何意外的 PWRGD 下降。
此致、
Jimmy