[参考译文] UCC27714：UCC27714

当底部 MOSFET 中存在反向电流(VS 低于接地大约0.8V)时、关闭底部 MOSFET 后、HO 输出不能变为高电平。 当底部开关关断时、由于底部 MOSFET 的 CRSS 较高而产生振荡、但这不应影响顶部开关。 示波器显示(VB - VS)顶部开关在此期间被拉至低于 UVLO 电平、然后顶部开关甚至不会打开。 在此期间、什么会导致 VB-VS 电容器耗尽？ 如何防止这种情况？

您好 Darrell、

如果您可以澄清示波器图上的哪个通道与将有所帮助的信号相对应。

我犹豫是否假设信号、但通道2看起来是低侧 FET VDS、由于体二极管导通、显示低于接地。

通道3 (蓝色)和通道4 (绿色)不太明显显示了哪些信号。

您能否提供信号名称？更可取的是显示低侧 FET VDS、HB-HS 差分、LI 和 HI 输入的图。

您还能否提供驱动器和支持组件的图、包括 VDD 电容、HB-HS 电容、自举二极管器件型号、自举二极管串联电阻。

如果没有更多信息、我会毫不犹豫地猜测会导致 HB-HS 偏置下降的原因。

此致、

Richard

很抱歉耽误你一周的时间。 (我们的 IT 在工作中会阻止网站、我必须在家里这样做。) 通道2 -粉色是底部 FET 的栅极。 通道3 -蓝色是顶部 FET 的栅极。 通道4 -绿色是电流感应电阻器-底部 FET 的源极为17m Ω。 FET 为3英寸并联 STB34N60。 这是栅极驱动电路的图；每个 FET 上的 R-D-R 网络之一如图所示。 您可以看到、当顶部 FET 栅极达到~4V 时、底部 FET 二极管反向恢复的电流(绿色)开始上升。 当该 IRR 完成后、您可以看到顶部 FET 的电压开始上升(蓝色)。 由于栅漏极电容、底部 FET 的 CDSS 在反向导通状态下非常高、因此您可以看到底部栅极(粉色)被 CDSS 上拉、直到它达到~4V 并开始导通。 从那时起、整个电路不稳定。 未显示的是顶部 FET 的 Vgs：由于某种原因、它被拉至 IC 的 UVLO 以下、然后顶部栅极驱动从那时起关闭。

我可以得出的结论是、100MHz 的振荡会导致顶部栅极驱动器对 HB-HS 电容器放电。 我不得不在 HB 上放置2个10 μ F 的大电容器、以使其能够正常工作、从而获得照片。  

(我将尝试在这里粘贴栅极驱动电路。 上次我的网站是空白的。)

e2e.ti.com/.../gd6.pdfe2e.ti.com/.../gd6.pdfGate驱动原理图

感谢 Richard 的建议。 是的、减缓顶部 FET 导通可能是一种解决方案。 此处未制表的水域、因为 MOSFET 制造商在<0V 时不提供米勒电容(Crs)规格、但这是 FET 用作同步整流器时置于的象限 这些板在一周左右内不可用于波形。 我将向您介绍新结果。

"我们通常建议降低高侧 MOSFET 的导通边沿以降低 dV/dt " 一旦顶部 FET 具有足够的电流用于底部 FET 整流器的反向恢复电荷、顶部 FET 电流将为峰值 IRR (加上电路的电感器电流)。 无论栅极电阻值如何、该 IRR 峰值电流都将快速为底部 FET 的输出电容充电。 额外的栅极电阻会导致导通时的 di/dt 稍低、进而导致较低的 IRR 峰值、但这是以更高的开关损耗为代价的。

我在该模型中以及在之前的电路中发现的是在底部 FET 中添加额外的栅极电容、这样米勒电荷不会强制栅极电压高达4V、从而在栅极电压应关断时将其打开。