您好！
我使用4个 TPS7A8300为定制板上的 ADS54J60供电。 ADS54J60的要求之一是、在启动 DRVDD (1.9VD)之前启动 IOVDD (1.15V)、否则将无法正确加载默认寄存器值。
下面是浅蓝色屏幕截图顶部的数字信号的屏幕截图、它们驱动 FPGA 中每个 TPS7A8300上的 EN 引脚。 在屏幕截图底部测量了通道1、2、3和4的输出电压。
FPGA 脱离复位(n_rst)、然后在 LDO 上进行序列。 唯一的问题是、即使输出本应处于关闭状态、1.9VD 的输出端也存在大约800mV 的电压。
缩小后、您可以看到、当每个其他电源轨都处于零时、1.9VD 电源轨在加电时立即达到0.8V：
我的1.9VD 电路：
您好、Kyle、
在此期间是否有任何其他电源轨仍在运行？
是的、FPGA 电压轨1V、1.8V、2.5V 和3.3V 全部导通。
此时1.9VD 的输入电压是什么样的？
下面是电路板的+5V 主电源(黄色)、中间2.1V (绿色)(即1.9VD 的输入)、1.9VD (蓝色)和1.9VA (红色)的屏幕截图：
另一个2.1V -> 1.9VA/1.9VD 的方框图：
原理图似乎显示了每个 LDO 的不同使能信号、但我只能看到示波器快照(1.15V)上显示的一个使能标志。 这是实际启用有问题 LDO 的信号吗？
不可以、每个 LDO 都有单独的使能端、它位于此处的屏幕截图中：
从关闭到重新打开的时间已经过去了多少时间？
它应该被断电的时间是5V 打开并且 FPGA 将使能置为有效的时间。 这大约是300ms。
您可能会注意到的一点是、我们在1.9VA 电源轨上看不到这种行为。 1.9VA LDO 电路与1.9VD 相同。 它保持在0V、直到我们将 ENABLE 置为有效。 我想它是由 ADS54J60s 在1.9VA 和1.9VD 上的负载差异决定的。
我刚意识到我在上一篇文章中做了一些可能会令人困惑的事情。 我将软启动电容器从10nF 更改为100nF、以查看会产生什么影响、但没有将其改回。 下面是相同的屏幕截图、但软启动为10nF：
