[参考译文] UCC21520：高侧输出干扰

你好 Joe、

当变压器电流从0A 开始时、变压器中实现-20A 峰值所需的时序小于变压器电流从+20A 开始时所需的时序。 由于您的峰峰值电流的起始值小于稳态运行时的电流、但脉宽不会变化、因此在触发之前的噪声事件期间、您的峰值电流测量值非常大、从而使变压器达到硬饱和状态。 此时峰值电流高得多将导致开关节点上出现巨大的 dv/dt、可能大于200V/ns。 输出端与 dv/dt 相关的±20V 振铃也大大超过了 IC 的绝对最大额定值。 我怀疑输出上的振铃会导致输出控制中的电路发生闩锁、从而导致 VDD-OUT 晶体管和 OUT-VSS 晶体管同时导通。

为了防止这种行为、请考虑使用软启动序列修改转换器的启动序列、以将变压器中的峰值电流限制为可接受的值。 使用占空比控制或频率控制可以实现这一目的、这取决于所选转换器的拓扑。 最简单的解决方案可能是将初始高侧脉冲持续时间减少大约半个周期。

此致、

你好 Joe、

您是否仍需要有关此问题的帮助？ 请告诉我我可以提供哪些其他支持。

此致、