[参考译文] TPS7A85：串行与并行设计、可实现高可靠性

您好、Antonio、

我们建议使用 TPS7A85A 而不是 TPS7A85。

Vin 上的最大交流纹波电压是多少？

我们提供了全新的白皮书和易于使用的计算器、该计算器展示了如何使用镇流电阻器并联 LDO (请参阅下文)。  在给定一组设计要求的情况下、该计算器将帮助您回答有关您需要多少 LDO 的问题。  我们仍在向计算器中添加 LDO、今天稍后我可以了解添加 TPS7A85需要哪些条件。  即使在最坏的情况分析中、甚至对于2个以上的并联 LDO 而言、与镇流电阻器并联的底线也不再困难。  

在我看来、串行连接的好处是更好的 PSRR、而并行连接的好处本质上更安全。  除非输入端的纹波非常高、否则最好使用并行连接。

谢谢、

斯蒂芬

为使用镇流电阻器并联 LDO 提供了全新的全面设计资源。  

可扩展、高电流、低噪声并联 LDO 参考设计 [新增]
使用镇流电阻器的并联 LDO 的综合分析和通用等式[新增]
使用镇流电阻器的并行 LDO 架构设计[新增]

用于复杂并行 LDO 的简单计算器
并行-LDO-CALC [新增]

您好、Antonio、

我希望在1-2周内更新下一版计算器、并添加了 TPS7A85A 和 TPS7A83A。  您将需要使用 TPS7A83A、因为它采用 RGW 封装、热阻要好得多(RGW 封装为33.4 C/W、RGR 封装为43.4 C/W)。  请注意、这些热阻值基于2s2p JEDEC 规范。  通过在设计中放置更多的接地铜和散热过孔、大多数客户可以实现比 JEDEC 规范更好的热阻-我们的 EVM 通常可实现高达40%-50%的改进。 客户希望在其设计(并联或串联)中实现20 C/W 热阻、这对于 RGW 封装可能很困难、但对于 RGR 封装应该可以实现。  

请记住、器件的结温决定了器件的长期可靠性(以及运行多年的能力)。  我们的 LDO 的额定工作温度为55°C。  您可以访问 TPS7A83A (或任何 TI LDO)的产品文件夹、或访问此处、了解 TPS7A83A (或任何 TI LDO)的可靠性：

https://www.ti.com/quality-reliability-packaging-download/report?opn=TPS7A8300ARGWR

使用左侧的链接、您可以找到温度变化 FIT 并估算高温下的 MTBF。  对于该器件、即使在125C 下、组件中仍有很多使用寿命。

客户希望使用尽可能小的电阻值来设置 Vout (Vref 为0.5V、因此为了实现1V 输出、高侧和低侧设定点电阻是相同的)。  他们希望使用0.5%的容差来帮助满足其3%容差要求。 新误差电压为+/- 1.2mV 加上设定点电阻容差。  例如、7.8k 设定点电阻器使我们达到+/- 6.5mV (对于1k 设定点电阻器等、它基本上是相同的答案)。  最坏情况计算器的结果如下所示。

如果它们具有已知的最小负载电流、而不是0A、我们可以尝试使用该电流来获得我们的优势。  由于镇流电阻较小、使用镇流电阻器的并联 LDO 会产生直流压降、如果最小负载电流不为零、我们可以通过升高 Vout 来抵消其中的一些压降。  请告诉我、如果您想继续进行此操作、我可以运行 Monte Carlo 仿真来找到最佳的电阻器组合。

谢谢、

斯蒂芬

尊敬的 Stephen：
感谢您的回复和随附的文档。
我正在阅读它、我肯定对并行设计更有信心。
可靠性和估算的 MTBF 也很可靠、但遗憾的是、由于"公司"原因、我不得不仅使用 TPS7A85。

此时、遵循类似于 TIDA-01232的设计(但使用分立式镇流电阻器而非履带)似乎是一个好主意、您认为什么？  但我 尚未完成所有计算 、我怀疑对于我需要的参数、只有两个 TPS7A85并联可能还不够。

更新后、我一定会试用 Excel 计算器。 我只是想知道计算中是否包括了对镇流电阻器上压降的补偿，以便将输出电压与参数保持同步。

再次感谢您的帮助！

Antonio

P.S.
在该组件中、VIN-VOUT= 2.5V 的差异仅是耗散功率的问题、没有其他限制、对吧？

您好、Antonio、

希望这一点很清楚、但我知道这需要大量投入。  请告诉我您是否希望通过视频聊天来了解这些选项。

您将需要使用我发送给您的链接中的数学运算、不要使用 TIDA-01232中的数学运算。  该参考设计使用了有关镇流器电阻器问题的旧技术、该技术无法在超过2个 LDO 的情况下很好地扩展。  是的、您可能需要一个分立式电阻器、而不是 PCB 布线。

是的、计算中包括了镇流器电阻器上的压降。  镇流电阻器与 PCB 布线电阻(正向路径和返回路径)串联、因此从技术上讲、镇流电阻器+ PCB 布线损耗都自动包含在计算器中。  正确-除了因 Vin-Vout = 2.5V 而导致的功率耗散之外、没有其他限制。  (我假设 Vout 上的纹波电压很容易实现、但您需要通过 LDO 数据表的 PSRR 查看 Vin 交流纹波、以获得预期的 Vout 纹波。  不过、它应该远低于1mV、如果不是、请告诉我)。

MS Excel 计算器的屏幕截图显示了您的并联 TPS7A85A 用例。  如果我将其更改为 TPS7A85 (无修订版 A)、则唯一的差异是热阻、不幸的是、它会升高。  计算器中的其他所有内容都是相同的。  功率耗散是这里的主要限制、如果将它们并联或串联放置、则无关紧要。  我会发现附近是否有金属机箱或螺孔可用作散热器。

如果我们将允许的温度提高到150C、我们可以将 LDO 保持在2、但很显然、这将失去 LDO 的额外寿命。  3个并联 LDO 使用 TPS7A85可能更容易、这在设计中是可行的吗？  在热饱和设计中使用 TPS7A85、假设热阻可以提高40%(这不像我们在 EVM 中看到的那样好、因此应该可以这样做)。  3个并联 LDO 将保持在125C 以下、但如果其中一个发生故障、2个并联 LDO 仍将满足电压和电流要求、同时保持在150C 以下。  因此、如果一个 LDO 在使用多年后出现故障、您仍然可以获得可靠性。

另一种选择是在 LDO 前面放置一个串联电阻器、以散热。  这会切断线路电压、因此我们需要在 Vin 上进行大量去耦、以在负载瞬态期间保持性能、或确保在开启期间单调启动。 您可能不会节省任何布板空间、但您可能会以牺牲一些性能为代价来节省一些成本。

谢谢、

斯蒂芬

您好、Stephen、 很抱歉耽误您的回答、但这是工作中艰难的一天。

首先、我要感谢您的极高可用性、非常有帮助。  

我不喜欢 LDO 前面串联电阻的想法、但可以添加散热器、 还是通过器件的金属外壳进行散热、有趣且可行。在这方面、您对 VQFN 封装的散热焊盘设计有什么特别的建议吗？ 尤其是过孔的数量(5或9)和大小(0.2至0.3)如何影响性能。

我计划生产一个小型原型、以便使用3个 TPS7A85 LDO 并联测试该设计。 如您所建议的那样、为了确定镇流器电阻器的大小(使用分立式组件)、我将使用您所附的文档(因此不是 TIDA01232)。 在接下来的几天内、我想请您帮助验证这些计算。
再次感谢、

Antonio

P.S. 进一步验证后、电源抑制应完全符合单个 LDO (因此也符合3个 LDO 并联)的规格。 无论如何、它将在原型上进行测试。

您好、Antonio、

要测量 PSRR、您需要尽可能减小输入电容。  TPS7A85的设计和特性是在输入端具有5uF 或更高的有效电容。  对于 PSRR 测试、您可能能够得到这一较低的值、例如2.2uF。  在高频下很难驱动微法拉电容(通常高于100kHz、但肯定是1MHz 或更高)。  基本而言、电容谐振的地方、您将使用正弦波驱动电容的 ESR)。  我注意到、在低频时、我需要更多信号、直到 PSRR 峰值出现且 PSRR 开始降低。  然后、我在十年内快速恢复 PSRR 注入电平。  

希望这将帮助您进行干净的测量。

谢谢、

斯蒂芬