您好！
以下 E2E 论坛讨论 FLT/SHDN。 论坛解答指出："当 SHDN=LOW 时、器件不会置位 FLT、因为它不是故障场景。"
[问题]
在通过关断功能关闭内部 FET 后、UVLO 是否工作、FLT 是否置位为低电平？
或者、当该器件被关断功能关闭时、UVLO 不工作且 FLT 未置位为低电平？
查看内部方框图、我找不到任何依赖关断功能来确定 FLT 是否置位为低电平的电路。
增编
客户想知道为什么在通过关断功能关闭内部 FET 后、ULVO 不会将 FLT 置为低电平。 
此致、
科诺
尊敬的 Conor：
如果 VIN 低于 UVLO、FLT 应该变为低电平 、但根据图表、将发生的情况是、SHDN 变为低电平、VIN 降至4.2V 的 POR 阈值以下、这将复位 FLT、使其再次变为高电平。 在客户案例中、SHND 会变为低电平且 VIN 降至4.2V POR 以下、这会导致一些问题并阻止 FLT 变为低电平。
如果您在该突出显示的区域中看到、FLT 将再次恢复为高电平。
此致
G·库纳尔
尊敬的 Kunal：
根据您的评论、以下1和2是否正确？
当 UVLO 引脚电压低于1.12V 时、FLT 置为低电平。 之后、如果 P_IN 引脚电压降至4.2V 以下、则 FLT 上拉(复位)至高电平。
2.如果在 UVLO 引脚电压降至1.12V 以下之前外部关断功能激活并关闭了内部 FET，则即使 UVLO 引脚电压降至1.12V 以下，FLT 也不会置为低电平。 之后、如果 P_IN 引脚电压降至4.2V 以下、则 FLT 上拉(复位)至高电平。
如果1.2中的解释是正确的、我们可以解释以下行为。
谢谢。
科诺
尊敬的 Kunal：
由于 R1至 R3具有以下电阻值、因此假定在大约4.7V (4.57至4.83V)处出现 UVLO。 另一方面、数据表指出、POR 发生在大约4.2V。
我已经通过电子邮件发送了详细的波形信息、可以检查一下吗？ 作为预防措施、我们会向您发送一个在发生关断时测量的电压值的波形。
我还有一个问题。
由于系统上的 MODE=GND、您所示方框图的以下内容似乎不起作用。 你怎么看？
谢谢。
科诺
尊敬的 Conor：
我在工作台上确认、如果 SHDN 为低电平、那么如果 VIN 低于 UVP 或 POR、则不会导致 FLT 变为低电平。 在客户案例中、SHDN 会下降到低电平、因此会阻止 FLT 变为低电平。 这意味着以下突出显示的 FET 关断、FLT 将跟随它上拉至的电源。 看起来 VDD5电源在下降、所以 FLT 像 VDD5一样缓慢下降。 我们也需要探测它。 还需要了解是什么导致了 SHDN 低。
如果您让电子保险丝器件 SHDN 引脚保持断开状态、它将在 VIN 低于 POR 阈值时变为低电平、否则它被拉至内部电源。
此致
G·库纳尔
