[参考译文] TPS3840：数据表方框图可能不正确

Andrew-san：

VDD 和/RESET 之间的逻辑状态关系是正确的、但 CT 上的逻辑状态是相反的。

当 VDD 高于阈值时、该值应为低电平；当 VDD 低于阈值时、该值应为高电平。

是这样吗？

此致、

尊敬的 Atsushsi-San：

出于时序图的目的、没有 CT 的"逻辑状态"。 它仅用作延迟机制、这个延迟是由 外部 电容充电/放电引起的。

谢谢。

安德鲁

Andrew-san：

我知道这个。

高电平状态意味着 PCH FET 导通、CT 充电电流流经 RCT (我认为它内部不是电阻器、而是恒流源)。

应该在 VDD 高于阈值时发生、但在图中、它会在 VDD 低于阈值时发生。

Regerds、

尊敬的敦生：

该 TRC 配置是一个 CMOS 反向器、它连接到一个缓冲器、并且正在进入另一个 CMOS 或 NMOS 反向器(取决于推挽或开漏)。 那么、是的、11= 1、其他所有结果都为0。 逻辑的工作原理。

谢谢。

安德鲁

Andrew-san：

11 = 1表示"非手动复位"、VDD 高于阈值"= AND-LOGIC 处的高电平。

当 AND 逻辑输出为高电平时、Nch (低侧) FET 导通并对 CT 电容器放电。

然而、当 VDD 高于阈值时、CT 电容器应该被"充电"。

如果是 NAND、11=0并且所有其他项都为1。

11 = 0表示" 非手动复位"并且 VDD 高于阈值"=在 NAND 逻辑下为低电平。

当与非逻辑输出为低电平时、PCH (高侧) FET 导通并为 CT 电容器充电。 正如预期。

如果我的理解不正确、您能否画出一个图表来解释您的故事？

此致、