[参考译文] TPS650864：时序问题

您好！  

您是否能够提供客户原理图、以便我能够仔细观察连接情况、看看是否存在任何问题？

谢谢！  
Sarah

你(们)好

请帮助检查、谢谢。

您好！  

谢谢发送原理图、我没有发现连接有任何问题。
您是否能够发送客户正在其电路板上使用的 IC 顶部标记的图像？

此致、  
Sarah

您好、

请检查并确认丝印打印。 此芯片是否有其他版本？

您好！  

感谢您提供图像、没有其他版本、我只想确认这是 一个有效标记。  

我可能需要更多信息、以便更好地了解导致问题的原因。  

• 客户是否也看到 BUCK4和 SWB1_B2之间没有延迟(应该是2ms 延迟)的问题？
• 它们是否能够提供 Buck4、GPO4、SWB1_B2和 LDOA3的捕获？

此致、  
Sarah

您好、

请参考图片。 Buck4和 SWB1-B2之间的延迟没有问题

您好！  

感谢您提供的波形。  

原理图中的 CTLx 引脚是否与 上拉电压源(LDO3P3)以外的任何其他信号相连？ 如果是、这些连接是什么？

例如、 CTL5是否连接到 PL_PWR_EN 信号？

CTL5时序可能会干扰 LDOA3的时序、但如果是这种情况、我需要进一步测试。

此致！  
Sarah

您好、

CTL5和其他 CTLx 引脚未连接到其他网络、仅通过 LDO3P3上拉

您好！  

我刚刚在终端上完成了对评估板的一些测试、并且我观察到了用于 LDOA3的相同序列、
CTL 引脚未 连接到任何其他时序时。

CTL5的时序应等待拉至高电平、直到 Buck6后、
我会建议将 CTLx 引脚的上拉源从 LDO3P3 →VCC_1V8 (Buck6输出)更改为其他上拉电阻。

此致、  
Sarah

您好、
我将 CTL5单独连接到1.8V 上拉电压(Buck6输出)、但结果仍然相同。 您能否在自己的终端上进行测试？

您好！  

这并未明确说明、这是因为序列的顺序应该取决于所需的时序本身。
他们是否遵循任何特定的参考设计/所供电的处理器？

根据 TPS65086x 原理图和布局检查清单、  
CTLx 引脚应连接到相应的逻辑控制器(1.8V)。 通常这是来自处理器的信号。
如果未使用、CTLx 引脚应接地。  

请检查每个 CTL 输入的使用情况。  
CTL4和3可以用于 LDO3P3、CTL5也应该可用。 但我建议将此电压更改为1.8V、以防不触发电源故障。

 进行调整后、以下结果在我的终端是正常的：

CH1：BUCK6、CH2：BUCK4、CH3：LDOA3、CH4：CTL5

 LDOA3在 BUCK4之后4ms 会亮起。

如果对 CTLx 引脚进行任何调整都可以产生正确的效果、请告诉我。

此致！  
Sarah

嗨、Sky、

Sarah 今天不在办公室、但她应该能够在周一回复。

此致、

Matt

 您好、

我已经确定了这个问题。

我是否仍需要通过 BUCK6修改设计以控制 CTL5？

嗨、Sky、  

很高兴听到您确定了问题。 如果时序现在正常工作、您将无需修改 CTL5源。  

此致、  
Sarah