[参考译文] UCC28070A：使用 UCC28070A 的交错四相操作

您好、Zaka、  

总体而言、您的同步电路看起来非常好。  
我 建议进行以下修改：  

1.将555_OUT 低的时间缩短至大约300ns 宽。  您希望 SYNC-x 脉冲尽可能窄、且不小于200ns。  

2.使用上部施密特触发缓冲器(U3-1、6处)生成延时信号、而不是 CLR 信号。
   在上电时无需清除 U4。  首先启动哪个 SYNC-x 输出无关紧要。。。 它与交错无关。
而是将"CLK"馈入 U3引脚1输入处的 RC (除了馈入 U4-1)。  将 R3和 C9值配置为~20ns 延时时间。  
将 U3-6处的"CLR"输出更改为"CLK_DLY"、然后将 CLK_DLY 馈入 U5引脚1和5。   
进入 NOR 输入的这种延时时间将允许 Q-FF 和 QB-FF 在 CLK_DLY 到达之前切换状态并达到稳定、从而使 SYNC-1和 SYNC-2无毛刺脉冲。  
U4输出无竞态条件。   

此致、
Ulrich

尊敬的 Ulrich：

感谢您的快速而详细的答复。  

我在设计中进行了建议的更改。 请查看它们、如果我漏掉了任何内容、请告知我。

谢谢。

尊敬的 Zaka：  

可以将 SYNCx 振幅运行至5V。  RDM 输入的绝对最大额定值为7V、因此确保没有明显的过冲。  

我检查了你的重新设计的结构。  我觉得很好。  我没有计算时序；我假设您可以在评估期间对原型进行微调。  

此致、
Ulrich