[参考译文] AM625：AM625 GPMC 布线长度和不匹配

您好 Rich、

GPMC 时序条件表中的 PCB 连接要求
 -每条布线的 td (布线延迟)传播延迟
 - td (布线不匹配延迟)所有布线之间的传播延迟不匹配
是我们在确定时序要求和开关特性边界时在时序分析中使用的假设。
例如、为了进行时序分析、我们需要将支持133MHz 的存储器器件放置在更靠近 SoC 引脚的位置、以提供正的读取设置时间裕度。 该距离用作往返延迟(从 SoC 到存储器的 CLK 延迟+从存储器到 SoC 的数据的 PCB 延迟)
*设置时间的最大往返延迟-读取期间、锁存 CLK 不会延迟任何布线长度、但在 CLK 从 SoC 传播到存储器、然后数据从存储器传播到 SoC 之前、存储器中的数据不会变为有效。 设置时间裕度会随着存储器距离 SoC 的距离而减小。
*保持时间的最小往返延迟-在读取期间、较远的存储器意味着数据在锁存 CLK 边沿后的更长时间在总线上保持有效-增加了保持时间。
*此分析中的另一个因素是存储器从 CLK 边沿到数据有效的输出延迟-如果该延迟小于、则信号在 PCB 上传播的裕度会更大

td (布线延迟)确实意味着 PCB 布线延迟或大致(布线长度)*(160ps/inch 或18ps/inch)

td (布线不匹配延迟)用作 CLK 和数据之间最不匹配的限制。 从存储器设置时间的时序分析中减去不匹配情况、以涵盖时钟沿较短路径到达存储器并在数据之前到达存储器的情况。 如果所有数据和 CLK 都在 td (布线不匹配延迟)范围内绑定、则这将捕获任何数据和 CLK 之间的最差不匹配。

在上面的示例中、我使用了 CLK 和 DATA。 类似的同步时序分析也适用于 CLK 和 addr、CLK 和控制(CS、WE、OE 等)

异步模式在控制何时驱动总线信号(CS、WE、OE、ADV)以及数据被锁存时提供了更大的灵活性。 可以放宽时序、以允许所有信号传播并变为有效。

如果客户使用另一个器件执行自己的时序分析、则可能会违反 GPMC 时序条件中的 PCB 连接要求。 不建议违反输入压摆率限制或输出负载电容限制。

通过执行时序分析可以发现布线长度限制。

此致、
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