[参考译文] AM6442：GPMC 和 NOR 闪存开关特性

你好  Kanae

感谢您的查询。

让我将查询重新分配给我们的 GPMC 专家以提供支持。

此致、

Sreenivasa.

您好  Sreenivasa、

感谢您的答复。

我知道你的 GPMC 专家将帮助我解决这个问题。
我希望得到迅速的答复。

此致、
Kanae

尊敬的 Kanae：

我想阐明数据表开关特性表传达的内容。
每个数据都可以在启动时钟边沿之前或之后稍微启动。 由于一个位可能在前面、另一个位可能在后面、因此客户在执行时序分析时需要假定最坏的情况。
了解"F15"注释描述的内容也很重要-在第一个数据之后、所有数据都在下降时钟沿启动(并假定在上升时钟沿锁存)。 这些是"半周期时序"、其中时钟脉冲宽度用于时序分析、而不是时钟周期。 请参阅以下三个图、其中显示了早期启动的数据、名义上启动的数据和后期启动的数据。

假设有一个完美的时钟(该时钟不足)
最差的 Tsu = 20/2 - 2.7 = 7.3ns
Worst tH = 20/2 - 2.3 = 7.7ns

考虑到"开关特性"表中 F1时钟脉冲宽度的数据表限制...
最小脉冲宽度= 0.475P - 0.3
最差 Tsu = 9.2 - 2.7 = 6.5ns
Worst tH = 9.2 - 2.3 = 6.9ns

客户还应考虑时钟相对于每个数据的 PCB 传播延迟、并减去建立时间和保持时间的最差差异。 例如、如果时钟比最大数据更短的布线、则设置时间更短、必须从设置时间计算中减去差值。

数据发布：早期

数据发布：标称

数据发布：延迟

此致、
标记

您好：Mark、

感谢您对细节的解释。
我不明白这些注释。

我的理解是正确的、注释(11)仅针对 CLK DIV 1模式进行第一次传输。 我这次问过的"F15" td (clkH-DO)的数量是有限的、因此基本上、应该通过考虑其他"F15" td (clkL-DO)的注释(12)和(13)并假设最坏情况来设置它？

此致、
Kanae

尊敬的 Kanae：

我应该再解释注11、12、13。

(11)仅用于从 GPMC_FCLK 进行 GPMC_CLK 1分频的第一次传输：数据在 GPMC_CLK 的上升沿启动、但远早于锁存该数据的上升沿时钟(当 WEN 也置为有效时)。

(12)用于第2、第3、第4等数据(GPMC_FCLK 进行1分频)-在第一个数据在上升沿启动后、在 GPMC_CLK 的下降沿启动数据(使用半周期时序)

(13)适用于 GPMC_FCLK 处于2分频、3分频或4分频的所有数据-所有数据都在 GPMC_CLK 的下降沿启动(使用半周期时序)  

ChL tian 说：

我的理解是、这条注释(11)仅针对 CLK DIV 1模式进行第一次传输是正确的。 我这次问过的"F15" td (clkH-do)的数量是有限的、因此基本上、应该通过考虑其他"F15" td (clkL-do)的注释(12)和(13)并假设采用最坏情况来设置它？

正确-第一个数据的设置时间更容易满足、因为与第2、第3、第4等数据(半周期时序)相比、它有额外的半时钟周期。 然而、假设在最坏的情况下、第一个数据的保持时间由注释(12)-半周期时序定义。

确保 WEN 时序不会欺骗存储器两次锁存第一个数据、因为第一个数据是在上升沿驱动的、并且可能在总线上的许多上升沿上、然后再在第二个数据上、因此必须计算 WEN 的设置以告知存储器何时开始锁存第一个数据。 可以使用 WEExtraDelay 位在上升沿或下降沿启动 WEN。 最坏情况下、必须以类似的方式计算 WEN 的建立和保持时间。

此致、
标记

您好：Mark、

感谢您的支持！

让我再检查一下。
对于第一个 F15 (td (clkH-DO))、使用 J=GPMC_FCLK 进行计算是安全的
正如数据表中如下所述、因此无需将其设置为半时钟模式？
或者、在这种情况下、是否有必要考虑最坏的情况并将其设置为半时钟？

F15：td (clkH-do)
延迟时间、输出时钟 GPMC_CLK 上升沿到输出数据 GPMC_AD[n：0](1)转换(11)

马克说;.
不过、假设情况最坏、第一个数据的保持时间由注释(12)-半周期时序定义。

我还要确认以上内容。
如果注释(12)影响第一个 F15 (td (clkH-DO))、则更容易理解
如果注释(11)和(12)也包括在 F15中、如下所示、或者如果定义中包括"J/2 - 2.3 J/2 + 2.7"。

F15：td (clkH-do)
延迟时间、输出时钟 GPMC_CLK 上升沿到输出数据 GPMC_AD[n：0](1)转换(11)(12)

此致、
Kanae

您好：Mark、

感谢您的支持。

我需要向我的客户报告、能否在我能够获得您的答案时回复？

此致、
Kanae

尊敬的 Kanae：

我很难理解这些问题。 但我会尽力回答。

ChL tian 说：

对于第一个 F15 (td (clkH-do))、使用 J=GPMC_FCLK

是-对于具有1分频时钟的第一个数据、计算从 CLK 上升沿启动数据到 CLK 上升沿执行数据锁存的建立时间是准确的。 在1分频时钟模式下、只有第一个数据在 CLK 上升沿从总线上启动。 所有其他数据都在 CLK 下降沿启动。
我的建议是、如果满足半个周期的建立时间(数据在下降沿启动、在上升沿锁存)、那么整个时钟周期也应该满足该时间。

ChL tian 说：

让我确认以上内容。
如果注释(12)影响第一个 F15 (td (clkH-DO))、则更容易理解
如果注释(11)和(12)也包括在 F15中、如下所示、或者如果定义中包括"J/2 - 2.3 J/2 + 2.7"。

第一个数据的保持时间由第二个数据出现在总线上的时间定义。 由于第二个数据在下降时钟沿启动、因此当第二个数据启动时、必须在下降时钟沿之前满足第一个数据的保持时间。 这就是为什么第一个数据的保持时间取决于注释12的原因。 第二个数据可能最早在 CLK 上升沿后1/2 FCLK - 2.3ns 启动、从而在存储器中锁存数据。 第一个数据必须被视为在1/2 FCLK - 2.3ns 减去任何其他最坏情况时序(例如 CLK 到数据 PCB 延迟不匹配)时无效、这种情况下、数据的传输速度快于 PCB 上的 CLK。

此致、
标记