[参考译文] AM625：DDR4 信号偏斜

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https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1526350/am625-ddr4-signal-skew

器件型号：AM625

工具/软件：

您好、

我的客户要求以下信号之间存在信号偏差。
我们是否有此类数据？

1) CK 和 ADDR_CTRL
2) CK 和 DQS
3) DQS 和 DQ

谢谢。此致、
田代浩一郎

3 个月前

0 admin 3 个月前

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尊敬的 Koichiro：

您是指我们 EVM 的信号偏移吗？我认为我们没有记录这些数据

此致、

James

0 admin 3 个月前

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您好、James：

您是指我们 EVM 的信号偏斜吗？ [/报价]
编号客户询问器件焊盘上的信号时序差异。

谢谢。此致、
田代浩一郎

0 admin 3 个月前

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对不起,我不明白你在问什么。也许他们正在寻找封装延迟？请参阅 DDR 布局指南： https://www.ti.com/lit/pdf/sprad06 的第 5 节

此致、

James

0 admin 3 个月前

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您好、James：

客户想要了解的是以下参数。
a) CMD/ADD/CTRL 信号相对于 CLK 信号的延迟（最小值/最大值）
b) DQS 信号延迟（最小值/最大值）与 CLK 信号间的关系
c) DQ 信号延迟（最小值/最大值）与 DQS 信号之间的关系

问题的背景是：
客户认为总延迟包括（PCB 延迟）+（封装延迟）+（上述参数 a/b/c）

谢谢。此致、
田代浩一郎

0 admin 3 个月前

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在训练过程中、信号延迟得到了优化、并且每个初始化周期的信号延迟很可能会有所不同。硬件训练算法将调整信号的相对偏斜、以获得最佳时序。只要您使用 DDR 寄存器配置工具 https://dev.ti.com/sysconfig/?product=Processor_DDR_Config&device=AM62x 提供正确的 DDR 配置、控制器/PHY 训练过程就会在相关信号上产生最佳偏差。在训练期间应用的信号延迟值仅作为编码值可用、不代表客户可以使用的任何值。

此致、

James

处理器（参考译文帖）

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[参考译文] AM625：DDR4 信号偏斜