[参考译文] AM623：DDR 延迟寄存器配置

您好 Kris、能否提供您正在使用的特定 DDR？  此外、您是否使用了 DDR 寄存器配置工具 https://dev.ti.com/sysconfig/?product=Processor_DDR_Config&device=AM62x 来为您的特定 DDR 和电路板配置 DDR 子系统？  如果是、请提供生成并在代码构建中使用的文件 (.dtsi 或.h 和.syscfg)。

此致、

James

您好、James

感谢您的及时回复。

您能否分享您的电子邮件地址、以便我向您发送数据表？ DDR 的 MPN 为：

ISSI-43-46QR85120B-16256B

对于我与团队确认的 SW 部分、我得到答案后会回来。

谢谢！

你好克里斯,部件号是足够的,我可以在网上查找.  请在获得软件文件时提供它们。

James

您好、James、我在这里上传文件时遇到了一些问题。

我给 Zekun 发了一封邮件 ,请他帮忙把邮件寄给你。

您能帮助检查您的邮箱吗？

非常感谢！

您好、James

PFA、感谢一如既往的支持。

e2e.ti.com/.../0081.k3_2D00_am62x_2D00_ddr_2D00_config.dtsie2e.ti.com/.../0081.settings_5F00_info.syscfg

此致

Zekun

您使用的是  512Mbx8 还是 256Mbx16？  我假设您使用的是 x16 器件。  您使用的是哪种速度等级的器件？   

您已设置 CL=17 和 CWL=12、但对于运行的工作频率、它应该为 CL=14（或 13）、CWL=11（或 9）。  对于 1600MTs、CA 奇偶校验延迟应为 4 个时钟。  如果您在 95°C 下工作、tREFI 需要 3900ns（当您更改工作温度时，工具会自动更改此值。  此外、我们在哪里得到 tRCD = 14.16ns。

可能网络上的数据表不适用。  请发布您正在使用的数据表。

此致、

James

e2e.ti.com/.../ISSI_2D00_43_2D00_46QR85120B_2D00_16256B_2D0008FF094E1F66FF66E34E09FF2800_1_2900_.pdf

我们使用 IS43QR16256B-083RBLI 256MB*16 型号、数据速度为 2400。

您好 JJJD

 IS43QR16256B-083RBLI   的数据速度为 2400、但 am623 仅支持 1600。   您认为我们应该   从 DDR4 数据表中  为所有 所需的 SysConfig 选择 1600 个参数吗？  

我将 SysConfig 的参数调整为 1600 数据速率、并将 syscfg 和 dtsi 文件匹配到以下 docx 文件、  

但系统无法启动并在 uboot 中阻止、请帮助检查

e2e.ti.com/.../sysconfig_2D00_1600.docx 

引导日志：

您好、

引导日志似乎显示您现在已成功完成 DDR 初始化、但您正在尝试从 NAND 器件引导。  现在这是一个完全不同的问题。   

您是如何对 NAND 器件进行编程的？  您能否详细介绍一下您在设备树中如何配置它？

此致、

James

您好 JJJD

 我   n‘t 不认为这是 NAND 问题,我没有 做任何其他更改,除了 DDR 配置, 我只更改 k3-am62x-ddr-config.dtsi 文件,如果我恢复 k3-am62x-ddr-config.dtsi   文件到早期版本,系统可以正常启动,请帮助检查,谢谢

您是否可以尝试将附加的文件加载到 SysConfig DDR 工具中并使用生成的配置运行。  我注释掉了一些行、以减少变量的数量。

/cfs-file/__key/communityserver-discussions-components-files/791/settings_5F00_info_5F00_TIchanges.syscfg

您是否还能发送有效的.dtsi 文件？  它是 SDK 中的默认文件吗？

此致、

James

您好、James   

 我已经尝试过您的 syscfg 文件、 仍然无法正常工作、将在 uboot 中阻止

您是否还能发送有效的.dtsi 文件？  它是 SDK 中的默认文件吗？

 我附加了可 在以下 docx 文件中使用的 syscfg 和 dtsi 文件、请检查。  我根据 DDR4-2400 数据速度配置它,而不是 SDK 中的默认文件

e2e.ti.com/.../syscfg_2D00_base_2D00_on_2D00_2400.docx

您可以尝试使用随附的文件（DDR4-1600 配置）、但我更改了 CWL=11、并禁用了 CA 奇偶校验延迟

/cfs-file/__key/communityserver-discussions-components-files/791/k3_2D00_am62x_2D00_ddr_2D00_config_5F00_CWL11.dtsi

此致、

James

您好、James   

 我已经尝试了 cwl 11 dtsi 文件,  但仍然无法工作,将阻止在 uboot

嗨、BERT、我不知道为什么 1600 配置不适合您。  我一直在比较这两种情况、我认为唯一会产生重大影响的是以下变化：

DDRSS.DDR4.config_dram_mr0_cl = 13；
DDRSS.DDR4.CONFIG_DRAM_Mr2_CWL = 9；
DDRSS.DDR4.CONFIG_DRAM_MR5_ca_par_lat =“4 个时钟“；

如果您可以逐个更改、回到 2400 配置中的配置、那么我可能能够解释正在发生的情况。   

此致、

James

您好、James   

 正如您所预测的那样、 恢复 cl/cwL/ca_par_lat 值与  1600 配置的 2400 配置相同后 、 系统可以正常引导。

请帮助解释原因,这可能是硬件布局问题吗?  

DDRSS.DDR4.config_dram_mr0_cl = 17；
DDRSS.DDR4.CONFIG_DRAM_Mr2_CWL = 12；
DDRSS.DDR4.CONFIG_DRAM_MR5_ca_par_lat =“5 个时钟；

您是否同时恢复了所有这些功能？  如果是、您能尝试逐一更改吗？  这将有助于缩小问题范围。  可以尝试以下组合：

DDRSS.DDR4.config_dram_mr0_cl = 13；
DDRSS.DDR4.CONFIG_DRAM_Mr2_CWL = 12；
DDRSS.DDR4.CONFIG_DRAM_MR5_ca_par_lat =“5 个时钟；

DDRSS.DDR4.config_dram_mr0_cl = 13；
DDRSS.DDR4.CONFIG_DRAM_Mr2_CWL = 9；
DDRSS.DDR4.CONFIG_DRAM_MR5_ca_par_lat =“5 个时钟；

此致、

James

您好  ：James：

以下 组合 (CWL=12) 可以正常启动

DDRSS.DDR4.config_dram_mr0_cl = 13；
DDRSS.DDR4.CONFIG_DRAM_Mr2_CWL = 12；
DDRSS.DDR4.CONFIG_DRAM_MR5_ca_par_lat =“5 个时钟；

以下 组合 (cwl=9) 不起作用、将在 uboot 中阻止

DDRSS.DDR4.config_dram_mr0_cl = 13；
DDRSS.DDR4.CONFIG_DRAM_Mr2_CWL = 9；
DDRSS.DDR4.CONFIG_DRAM_MR5_ca_par_lat =“5 个时钟；

我需要时间进行调查。  可能有一些与 ca_par 延迟相关的时序、这需要增加 cas 写入延迟、并且无法在工具中正确计算该延迟。  我来检查一下

您是否需要 CA 奇偶校验？  如果没有、您应该能够将其禁用。

此致、

James

您好、James  

我需要时间进行调查。  可能有一些与 ca_par 延迟相关的时序、这需要增加 cas 写入延迟、并且无法在工具中正确计算该延迟。  我来检查一下

  好的、等待您的回答

您是否需要 CA 奇偶校验？  如果没有、您应该能够将其禁用。

  实际上我们没有太多的 DDR 经验,你建议启用 CA 奇偶校验吗?   启用 CA 奇偶校验时还需要执行任何其他工作？

此外、我们想测试 写入 CRC 函数、请告诉我如何启用 CRC 函数、我在 SysConfig 工具中找不到任何相关信息

CA 奇偶校验需要对软件进行一些更改才能正确处理错误。  我没有看到太多客户在使用它。  我将尝试禁用、以查看这是否会影响 CWL 设置。

同样、通常不使用 WRITE CRC 函数、因此 SysConfig 工具中不提供该启用功能。  大多数客户使用 DDR 控制器的内联 ECC 功能来支持纠错、如果这是您最终需要的功能、

此致、

James

您好、James  

看起来 DDR 芯片 IS43QR16256B-083RBLI 不支持 ECC ,只支持 CRC ,所以我们不能使用 ECC 函数,对吗?   

续订：

我添加属性  TI、ECC 使能   在 dts 文件 k3-am64-ddr.dtsi 中  、为了启用 ECC、系统无法确实引导、将在 uboot 中阻止

与团队讨论、我们的器件可能在非常恶劣的环境中工作、因此我们可能需要启用  CA 奇偶校验和 CRC 函数   您说过“CA 奇偶校验需要一些软件更改才能正确处理错误“、那么您是否可以在启用 CA 奇偶校验时提供软件更改的示例代码？   对于写入 CRC 函数,请帮助提供启用它的方法 。

我们使用 Linux SDK 版本 10.01.10.04  

BERT、ECC 是控制器的一个功能、因此可与您的存储器配合使用。  我怀疑您的 ECC 配置有问题。   

目前未涵盖对 CA 奇偶校验和 CRC 的软件支持。  如果要启用这些功能、则必须使用自定义代码来处理它们。  如果我们能使 ECC 正常工作、那么 ECC 是否足以满足您的环境要求？

此致、

James

也许 ECC 是足够的, 我们将测试.  对于 ECC 函数、 我在 dts 文件 k3-am64-ddr.dtsi 中添加属性 ti、ecc-enable 来启用它、 对吗？  是否需要进行任何其他配置？

请确保使用正确的标志进行编译。  有关更多信息、请 访问：https://software-dl.ti.com/processor-sdk-linux/esd/AM62X/11_01_05_03/exports/docs/linux/Foundational_Components /U-Boot/UG-DDRSS.html

此致、

James

我确信 在 DDR dtsi 文件和 r5_defconfig CONFIG_K3_INLINE_ECC 文件中添加了属性 ti、ecc-enable、但仍然引导失败、 在 uboot 中出现块。  从下面的引导日志中、您可以看到 ECC 已启用。  我们使用的 DDR 内存大小 ID 为 512MB,这是可能的原因吗?  

让我看看我能否从软件团队那里获得帮助。

只是为了确认、如果您不启用 ECC、引导会起作用？

此致、

James

已确认禁用 ECC 时系统引导正常  

尊敬的 BERT：

您是否 在 U-Boot A53 defconfig 中定义了 SYS_MEM_TOP_HIDE 选项？ 如果是、其值设置为什么？

是、下面是、值

CONFIG_SYS_MEM_TOP_HIDE=0x2600000

尊敬的 BERT：

启用 ECC 后、总可用 DDR 大小减小 1/9、约为 0x3900000。 DDR 总大小应为 0x1c700000。 因此、U-Boot 中至少有三个必须相应调整的位置。

首先是总内存大小。 在 U-Boot 器件树 arch/arm/dts/k3-am62x-sk-common.dtsi 中：

内存@80000000｛
    ...
     REG =<0x00000000 0x80000000 0x00000000 0x80000000 >；

您可能已经将其大小更改为 0x20000000。 但请现在将其更改为 0x1c700000。

下一个是 OPTEE 加载地址。 它在 U-Boot 器件树 arch/arm/dts/k3-am62x-sk-common.dtsi 中定义：

SECURE_DDR：optee@9e800000｛
     REG =<0x00 0x9e800000 0x00 0x01800000>；/*对于 OP-TEE */

请将其位置 0x9e800000 更改为 0x9af00000。

最后、请在您的电路板 A53 defconfig 中按如下所示添加新的被测者加载地址。

CONFIG_K3_OPTEE_LOAD_ADDR=0x9af00000

嗨、Bin

抱歉、延迟响应、仍然引导失败、正如您所说的完成、下面是引导日志

我的 DTS：

内存@80000000｛
bootph-pre-ram；
device_type =“存储器“；
/* 512M RAM */
REG =<0x00000000 0x80000000 0x00000000 0x1c700000>；
}；

SECURE_DDR：optee@9e800000｛
REG =<0x00 0x9af00000 0x00 0x01800000>；/*对于 OP-TEE */
对齐=<0x1000>；
无映射；
}；

尊敬的 BERT：

事实证明、ATF 和 OPTEE 包必须重新编译为新的 OPTEE 加载地址。

此外、一旦启用 ECC、当前 DM 固件位于 DDR 区域之外。 它也必须重新安置。 我会让你知道的变化的细节,一旦我想出.

BTY、

首先是总内存大小。 在 U-Boot 器件树 arch/arm/dts/k3-am62x-sk-common.dtsi 中：

内存@80000000｛
    ...
     REG =<0x00000000 0x80000000 0x00000000 0x80000000 >；

您可能已经将其大小更改为 0x20000000。 但请现在将其更改为 0x1c700000。

必须在 arch/arm/dts/k3-am625-sk.dts 中完成此总存储器大小更改。 它会覆盖 k3-am62x-sk-common.dtsi 中定义的存储器@8000000 节点。

嗨、Bin  

此外、一旦启用 ECC、当前 DM 固件位于 DDR 区域之外。 它也必须重新安置。 我会让你知道的变化的细节,一旦我想出.

 好的、等待您的回答

必须在 arch/arm/dts/k3-am625-sk.dts 中完成此总存储器大小更改。 它会覆盖 k3-am62x-sk-common.dtsi 中定义的存储器@8000000 节点。

 实际上、我们使用 k3-am62-lp-sk.dts、而不是 k3-am625-sk.dts

您好、James

如电子邮件所述、客户需要将硬件发送到生产线。 您对其硬件设计有何结论？ 可以继续吗？

谢谢

Zekun

您好 BERT

我想您可以发布另一个主题来讨论 Bin 的 CRC 和 ECC 问题。 最好不要将这两个问题混为一谈。

谢谢

Zekun

嗨、Zekun

  好的

嗨、Bin

Bin Liu 

我已经创建了一个新的主题,让我们在其中讨论,非常感谢  

e2e.ti.com/.../am623-system-can-t-boot-normally-when-open-ddr-ecc-function

因此、我认为如果我们可以解决 ECC 问题、就不需要实现 CRC 或 CA 奇偶校验。  这是正确的吗？

此致、

James

您好、James   

  CRC 和 CA 奇偶校验现在不是必需的功能,但我想知道您的问题的目的. 您是否意味着如果打开 CRC 和 CA 奇偶校验、应更改硬件设计？  

不、我只是想结束这个主题、想知道 ECC 是否只能满足您的需求。

James

您好、James   

我需要时间进行调查。  可能有一些与 ca_par 延迟相关的时序、这需要增加 cas 写入延迟、并且无法在工具中正确计算该延迟。  我来检查一下

 您对上述评论有任何更新吗？  

好的、谢谢提醒

我刚刚注意到、您正在将 CA 奇偶校验设置为“5 个时钟“。  您应该将其设置为“4 个时钟“、因为您运行的是 1600MTs

可以尝试使用此设置吗？

此致、

James

您好、James   

我已经尝试过以下值之前, 它无法引导,阻止在 uboot   

DDRSS.DDR4.config_dram_mr0_cl = 13；

DDRSS.DDR4.CONFIG_DRAM_Mr2_CWL = 9；
DDRSS.DDR4.CONFIG_DRAM_MR5_ca_par_lat =“4 个时钟“；

让我有时间调查更多。

James

尊敬的 JJJD：

您在这里有任何更新吗？

此致

Ashwani

抱歉、尚未对此进行调查。  请留出更多时间

此致、

James