[参考译文] AM6442：DDR4

尊敬的支持团队：

有人可以就这件事发表评论吗？
如果需要任何信息来完成我们的查询,请告诉我们。

此致、
Kanae

您好、Kanae、我们没有任何具体说明这一点的文档。  数据表确实提到了对 JEDEC 标准的合规性、我们已验证了 PVT 中的接口可在 800MHz 下运行。  必须使用 SYSFW API 来实现 PLL 配置、以获得最佳配置。

此致、

James

您好、James：

感谢您的答复。

据我所知、数据表规定符合 JEDEC 标准和
在 PVT 条件下验证了该在 800MHz 下运行的情况。
JEDEC 和 DDR4 数据表规定、对于 1600MT/s DDR4、器件的延迟为 1.25ns 至 1.5ns。

1.25ns 是可以接受的、但根据电流测试结果、
正如我在上一篇文章中所述、 平均值为 1.249996ns。
了解有必要进行调整（例如更改 PLL 设置）是否正确？

引用的线程规定、即使在 1.2497ns 时也不需要 PLL 调整。
理解此解释不正确是正确的吗？

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1280742/am6442-ddr-tck-margin-and-speed-change

为此时钟提供源的 PLL 在器件的时序闭合期间考虑了一些变化。
因此、您无需降低频率即可考虑数据表的最小时钟周期。

此外、指导我们的客户使用 SYSFW API 实现 PLL 配置
为实现最佳设置、您能否提供我们应该参考的源代码？

此致、
Kanae

HI Kanae、JEDEC 规范将 TCK (avg) 定义为任何连续 200 周期窗口内的平均时钟周期。  在发布的结果中是否采用这种方法来测量时钟？  如果对不同数量的时钟周期求平均值、则会得到不同的结果。

正确配置 PLL 以避免过多抖动非常重要。  在原始线程中不清楚 PLL 的配置方式、因此在这种情况下可能是配置错误。  我们要求客户使用 SYSFW API 来配置 PLL、以确保正确的配置。  有关更多信息、请参阅以下内容： https://software-dl.ti.com/tisci/esd/11_01_02/5_soc_doc/am64x/pll_data.html

此致、

James

您好、James：

感谢您的答复。

JEDEC 规范将 TCK (avg) 定义为 200 个连续时钟周期内的平均时钟周期、
测量时钟的方法。

我将与我们的客户分享您提供的信息。

此致、
Knane