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https://e2e.ti.com/support/processors-group/processors/f/processors-forum/908856/tda4vm-tda4vm-what-is-the-pcie-signaling-levels-for-tda4vm
您好！
我无法从数据表或 TRM 中找到相关信息
TDA4VM 的 PCIe 信令电平是多少？
例如：低电压正基准发射极耦合逻辑(LVPECL)、低电压差分信号(LVDS)、高速收发器逻辑(HSTL)和电流模式逻辑(CML)
Evan
您好 Evan、
我在任何文档中都找不到 hs 缓冲区类型。 我的猜测(只有！) 正如我在以前的 TI SoC 和其他器件上看到的那样、它是 CML。
如 EVM 原理图所示、对于 PCIe、您只需要靠近 Tx 引脚的交流耦合串行电阻器。
此致、
STAN
您好、Stan、
您是指 TX 引脚附近的交流耦合串行电容器。 您能否帮助内部确认支持 CML 或 LVDS 或其他哪些...？
关于 PCIe_REFCLK、它支持 HCSL 还是 LVDS？ 我们是否需要从外部时钟源添加交流耦合串行电容？
Evan、
您是指 TX 引脚附近的交流耦合串行电容器。 [是]
您能否帮助内部确认支持 CML 或 LVDS 或其他哪些...？ [我认为这是不可能的。 根据 TI 用户文档以及 TI 内部文档、只要知道数据通道接口与 PCIe 规范兼容并且只需要交流耦合即可。]
关于 PCIe_REFCLK、它支持 HCSL 还是 LVDS？ [PCIe 将 HCSL 用于100MHz 时钟驱动器]
我们是否需要从外部时钟源添加交流耦合串行电容？ [如果使用的时钟发生器与 EVM CDCI6214RGET 中的时钟发生器类似-否]
此致、 
