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我的一位客户对 TDA4/J7 EVM 布局有几个问题：
- 人们希望 避免 编辑电路板布局中的高速信号、但有人指出、有些标注并不常见。 单端(33、40和66欧姆)和差分(66、80和132欧姆)信号。 以下是一些示例：
- 33 Ω 单端：第1层和第7层上的 LPDDR4_CAX 网。 它也位于 SI 模拟优惠券上。
- 40 Ω 单端：第3层和第5层上的 LPDDR4_DQx 网。 它也位于 SI 模拟优惠券上。
- 66 Ω 单端：第3层上的 LPDDR4_CAX 网。 它也位于 SI 模拟优惠券上。
- DDR_CK 差分对在第7层看起来是66欧姆差分、在第3层看起来是132欧姆差分。
问题1： 这些 DDR 信号标注是否由仿真确定？
问题2： 使用了什么材料、制造商是否提供了参考堆叠文档？ 由于设计中最快的速度可能是在 CSI 和 PCIe (第4代)上、因此客户希望确保材料满足速度要求。
谢谢
John
