您好！
客户需要填充以下寄存器值：
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DATAx_PHY_RD DQS_SLAVE_RA比 |
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DATAx_PHY_FIFO_WE_SLAVE_RA比 |
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DATAx_PHY_WR DQS_SLAVE_RA比 |
必须放置她的特定于硬件的值、这可以通过 Excel 工作表 RatioSeed_AM335x_boards.xls (种子值)和 CCS 中的小 GEL 程序进行计算。
客户填写表并获取返回的种子值。
由于未使用 CCS、他无法执行计算(3)： http://processors.wiki.ti.com/index.php/AM335x_DDR_PHY_register_configuration_for_DDR3_using_Software_Leveling
E2E 中指出、TI 不提供用于计算寄存器值的源代码。
客户投诉、因为根据勘误表(AM335x)、硬件支持的校准无法正常工作、并且无法通过 CCS 开始计算！
是否还有其他可能生成寄存器值？
还有一些其他问题：
1)
如果了解 TI 校准 DD3的方法是正确的、则工具假定网组 DQS0和 DQS1的布线长度大约相同。
在描述中明确提到了 DS chap 7.7.2.3.6.2、长度匹配适用于一个字节。
是否正确，因此应该存在2组校准值？
这在 TI 工具中找不到。
如何解释7.7.2.3.6.1章的脚注？
这是否意味着 走线长度为300mil 的 DDR3接口可以与 DDR2在相同的布局上使用？
或者，如果仅使用 DDR3，则不需要300mil？
2)
关于数据副本上的数据表示的问题：
假设 R0寄存器(32b 大端字节序)必须复制到 DDR 存储器中。 但 DDR 内存是小端字节序组织的。DDR 内存中的复制序列和最终顺序是如何的？
此处是客户要解释的方法。
[引用 USER="DJ-NG"]
还有一些其他问题：
1)
如果了解 TI 校准 DD3的方法是正确的、则工具假定网组 DQS0和 DQS1的布线长度大约相同。
在描述中明确提到了 DS chap 7.7.2.3.6.2、长度匹配适用于一个字节。
是否正确，因此应该存在2组校准值？
这在 TI 工具中找不到。
[/报价]
对于 DDR SW 调平、 该工具基本上对2个字节上的 DQS 取平均值。 我们发现 、对于 AM335x 上的 x16 DDR 接口并利用我们的电路板布线指南、此方法可提供可接受的性能 、以满足 接口 以400MHz 时钟速率运行时的 DRAM 时序要求。
[引用 USER="DJ-NG"]
如何解释7.7.2.3.6.1章的脚注？
这是否意味着 走线长度为300mil 的 DDR3接口可以与 DDR2在相同的布局上使用？
或者，如果仅使用 DDR3，则不需要300mil？
[/报价]
脚注主要描述地址控制总线的曼哈顿最长长度。 如 图所示、在 CACLMY 顶部还有一个300mil 的距离、用于帮助将 DDR3器件下方的地址总线路由到 BGA。 300mil 与重新使用 DDR2布局无关。 请告知我们这是否仍然不清楚。
[引用 USER="DJ-NG"]
2)
关于数据副本上的数据表示的问题：
假设 R0寄存器(32b 大端字节序)必须复制到 DDR 存储器中。 但 DDR 内存是小端字节序组织的。DDR 内存中的复制序列和最终顺序是如何的？
此处是客户要解释的方法。
