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器件型号：AM623 主题中讨论的其他器件： SK-AM62B-P1
工具与软件：
我们正在设计安装 AM623和 DDR4的电路板布局、并在 DDR4和控制器之间执行 SI 分析。
读操作期间 DQ 信号的最大转换率不在 JDEC 标准值范围内。
我们已与 DDR4制造商确认、只要接收端的控制器可以正确接收信号、这就不是问题。
【系统条件】
CPU：AM623 (速度等级：T、VDD_CORE：0.85V)
DDR4：Micron (与 SK-AM62B-P1类似的系列产品)
拓扑：CPU<->DDR4 (1到1)
Δ V DQ・通过引脚到引脚连接到每个器件。 (它们之间没有无源器件。)
・DQ 信号的布线长度约为22mm (高8位)和25mm (低8位)。
【问题】
最大压摆率不在 DDR4规格范围内。
最大压摆率应为9V/ns 或更小、但大约为10至12V/ns。
【问题】
・是否有 DDR4的输入压摆率规格？ (数据表中未提及)
・是否有 CPU 方面关于此问题的任何信息？
【附录】
这可能取决于驱动侧(DDR4)的驱动电流以及接收器侧的 ODT 设置值（CPU）、但即使更改了设置、压摆率也不会在指定值范围内。
更改驱动电流或 ODT 设置值可以略微提高压摆率、但整个波形的信号质量将会变差。
