[参考译文] AM623：DDR4 DQ 压摆率

Masaki-San、处理器仅支持符合 JEDEC 规范的 DDR 存储器。  从您描述的内容来看、内存不符合要求、这很奇怪、因为我们从来没有见过 Micron 器件不符合要求的情况。  是否仅在仿真中看到此违规？  如果是、那么您使用的是正确的存储器模型吗？

此致、

James

我 使用了 Micron 提供的以下 IBIS 模型。

z41c_it.ibs（组件：MT40A512M16TB）

好的、我不能评论 Micron 模型。  我可以告诉你,我没有听说过任何问题的 Micron 记忆,因为这个问题。  他们是否确认这种压摆率与实际的器件有冲突？

此致、

James

我没有使用实际的器件进行确认。 而且,我没有计划确认。 由于器件的封装是 BGA 封装并且使用了带状线、因此难以观察到。

你必须让 Micron 做到这一点。  通常、他们可以在存储器和电路板之间安装插入器以执行测量。  

此致、

James

从处理器的角度来看、除了实际测量波形之外、您还有什么其他建议吗？

您可以调整存储器驱动强度或处理器终端以获得不同的压摆率结果。  您在每个器件中使用哪些模型？

此致、

James

在读取模式下、CPU ODT 设置为40Ω、DRAM 驱动强度设置为40Ω。
更改 ODT 和驱动强度可以提高压摆率、但波形质量会变差。

↑ODT/驱动强度：40Ω

↑ODT：120Ω、驱动强度：48Ω

是的、这是折衷方案。   

我想指出压摆率表中的注释。  这表明在2种不同的情况下压摆率可能会更高。  您是否有可能模拟其中一种情况？

此致、

James

Si 分析是使用 HyperLynx"DDRx 批仿真"功能执行的、但我认为没有任何位批处理器会导致上述情况。