[参考译文] AM62A7：最大 PLL 频率

大多数 PLL 需要在固定预设频率下运行。 您想更改哪个 PLL？

此致、
Paul

Paul、你好！

我们计划使用 PLL1生成48kHz 采样频率的音频时基。  浏览 AM62A SysConfig 时钟设置工具中的 PLL 时钟树、PLL1依赖项似乎如下：

I2C0 < PLL1_HSDIV0
I2C1 < PLL1_HSDIV0
I2C2 < PLL1_HSDIV0
UART0 < PLL1_HSDIV0
WKUP_CLKOUT0 < PLL1_HSDIV2
UART2 < PLL1HSDIV0
UART1 < PLL1HSDIV0
UART3 < PLL1HSDIV0
I2C3 < PLL1HSDIV0
UART5 < PLL1HSDIV0
UART4 < PLL1HSDIV0
UART6 < PLL1HSDIV0

由于我们在设计中未使用上述任何外设、我们认为这应该可行。  UART 访问将通过 MCU_UART0进行、而 MCU_UART0从不同的 PLL 运行。

至于其他 PLL、它们似乎在后分频器之前在~2-2.5GHz 范围内运行、因此我们的计划是以2457.6MHz 为目标。

这是否是有效的方法/配置？

谢谢、Robert

AM62Ax 系列器件仅经验证可在1920MHz 下运行 MAIN_PLL1。 因此、我们不支持更改此 PLL 的工作频率。

我怀疑1920MHz 的 MAIN_PLL1工作频率可用于 生成音频时钟、因为 MAIN_PLL1_HSDIV6_CLKOUT 为 每个 McASP 模块的 AUX_CLK 输入提供96MHz 时钟。

McASP 模块很有可能会被配置为 在所需的速率下运行而不改变 PLL 工作频率。 但是、我需要将该线程分配给我们的 McASP 专家。 他应该能够确认这是否为有效用例。

此致、
Paul

Paul、你好！

有没有设计原因使我们不能/不应该尝试以交替频率运行 PLL1？  除了缺乏资质认证测试之外、这样做是否存在明显的问题？

无法确定如何使用96MHz AUXCLK。  我们需要驱动4通道、32位、48kHz TDM 接口、从而产生6.144MHz 的位时钟。  这不是96MHz 的整数倍。  是否有其他方法来配置 MCASP？

我很乐意将该线程分配给 MCASP 专家。

Robert

我正在检查更改 PLL1频率是否有限制。  

-保罗 M  

Robert

如果符合以下限制、您可以以备用频率运行 PLL1：

  -您不会违反保罗之前所说的最大 PLL 频率。  
  -未违反连接外设的最大频率。 为此、您可以确保 HSDIV 不快于默认频率  

 由于非标准输入频率有可能导致接口时序超出技术规格、被连接到 PLL 的外设也许不工作。

-保罗  

Paul、你好！

可能我遗漏了这一数据、但在该线程中未看到 TRM 或更高级别指定的最大频率。  这意味着我们不应该比缺省1920MHz 更快地运行 PLL1吗？  根据 TRM、其他运行在~2.5GHz 范围内的 PLL、这不适用于 PLL1吗？

谢谢、Robert

我将检查是否存在特定于 PLL 实例的限制、我将很快提供更新。  

—保罗

Robert、PLL 的最高频率为3.2GHz。

-保罗

Paul、你好！

这是有用的背景。  我们将尝试将 PLL 设置为1916.928MHZ。  这略低于默认1920MHz、这应该会防止任何输出时钟高于其默认值、并为6.144MHz 提供整数倍。  将让您知道情况如何发展。

谢谢、Robert