[参考译文] TRF3722：TRF3722 校准问题

CAL_CLK 设置为 0xF。 参考频率为 25MHz。 因此、CAL_CLK 频率为 250000/128=195312Hz。 它在推荐范围内。

我已经说过、除了某些频率点外、校准都可以。 通过 1 个器件锁定手动更改 VCO_TRIM 时。 我没有提到即使在手动模式下也会看到这个问题 — 当将 VCO_TRIM 设置为某些值时、器件也不会锁定。 因此、校准问题并不是问题。  

  trf3722_reg1.bits.addr=TRF3722_REG1_ADDR；
  trf3722_reg1.bits.CAL_CLK_SEL=0xF；
  trf3722_reg1.bits.RDIV=2；
  trf3722_reg1.bits.NEG_VCO=1；
  trf3722_reg1.bits.icp_double=1；


  trf3722_reg2.bits.addr=TRF3722_REG2_ADDR；
  trf3722_reg2.bits.NINT=76；
  trf3722_reg2.bits.PLL_DIV_SEL=1；
  trf3722_reg2.bits.PRSC_SEL=1；
  trf3722_reg2.bits.VCO_SEL=2；
  trf3722_reg2.bits.VCO_SEL_MODE=0；
  trf3722_reg2.bits.CAL_ACC=3；
  trf3722_reg2.bits.EN_CAL=1；

  trf3722_reg3.bits.addr=TRF3722_REG3_ADDR；
  trf3722_reg3.bits.nfrac=0；

  trf3722_reg4.bits.addr=TRF3722_REG4_ADDR；
  trf3722_reg4.bits.EN_ISOURCE=1；
  trf3722_reg4.bits.LD_ANA_PREC=3；
  trf3722_reg4.bits.MOD_ORD=2；
  trf3722_reg4.bits.EN_FRAC_MODE=1；
  trf3722_reg4.bits.PWD_LO_DIV=1；

  trf3722_reg5.bits.addr=TRF3722_REG5_ADDR；
  trf3722_reg5.bits.IB_MOD_gm=3；
  trf3722_reg5.bits.VCO_BIAS=15；
  trf3722_reg5.bits.VCO_BUF_BIAS=2；
  trf3722_reg5.bits.VCO_MUX_BIAS=2；
  trf3722_reg5.bits.out_BUF_BIAS=2；
  trf3722_reg5.bits.VCO_CAL_REF=3；
  trf3722_reg5.bits.VCO_VB_CTRL = 1；

  trf3722_reg6.bits.addr=TRF3722_REG6_ADDR；
  trf3722_reg6.bits.VCO_TRIM=32；
  trf3722_reg6.bits.MUX_CTRL=1；
  trf3722_reg6.bits.LO_DIV_SEL=2；
  trf3722_reg6.bits.LO_DIV_BIAS=3；
  trf3722_reg6.bits.TX_DIV_SEL=2；
  trf3722_reg6.bits.TX_DIV_BIAS=3；

寄存器的防篡改板列表。 循环分频器值（以及 PLL_div、TX_div 和 PLL_presc）会根据所需的频率进行更改