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[参考译文] AFE7900EVM：选择用于实现 ZCU102和 AFE7900/LMK 之间 SPI 通信的 FPGA 引脚时所需的帮助

admin
Guru**** 1821780 points
Other Parts Discussed in Thread: AFE7950, AFE7900, AFE7950EVM, AFE7900EVM
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/rf-microwave-group/rf-microwave/f/rf-microwave-forum/1409282/afe7900evm-assistance-needed-for-fpga-pin-selection-for-spi-communication-between-zcu102-and-afe7900-lmk

器件型号：AFE7900EVM
Thread 中讨论的其他器件：AFE7900、 AFE7950EVM、AFE7950

工具与软件：

大家好！

我目前正在使用 ZCU102电路板和 AFE7900实施一个项目。 我的目标是绕过 FTDI、直接将 SPI 命令从 FPGA 写入 AFE7900和 LMK 芯片。

我一直按照 sba412a 文档中的说明操作、并成功在 Vivado 中创建了块设计。 但是、在为方框图的输出选择正确的 FPGA 引脚编号时、我遇到了一些困惑。

具体问题：

在本文档的第10节中、讨论了对 AFE79xxEVM 电路板的修改。 它提到了 LMK 片选的 SPI 线、与 FMC 连接器的引脚 D26相关。 原理图中将 D26称为 SPIASDO_FMC。

我是否应该将 D26引脚用于 LMK 的芯片选择、或者文档中是否错误地识别了该引脚？ 如何正确地将 AFE7900和 LMK 的 SPI 线路(MOSI、MISO、SCLK、CS)映射到 FPGA 引脚？

第11节- AXI GPIO 配置：该文档还讨论了如何配置 AXI GPIO、但我不清楚如何正确地将这些引脚映射到 FPGA 的物理 I/O 引脚以进行 SPI 通信。

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    TI__Guru**** 1821780 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Bala：

    关于 LMK 芯片选择、我们在指南中提到它要连接到 FMC 的引脚 D26、因为默认情况下不安装电阻器 R9、所以 FMC 上的此引脚默认不会连接到 SPIASDO 信号。 因此、这是 FMC 上的一个未连接引脚、我们将其改为用作 LMK 片选。

    有关为 AFE 和 LMK 正确连接 SPI 线路的信息、请遵循应用手册中的第10节"AFE79xxEVM 电路板修改"。 这些确切更改是在我们的电路板上完成的、并通过参考设计进行了验证。  

    对于 AXI GPIO 信号、您可以将 GPIO 模块添加到您的块设计中、并将该模块的输出连接到 FMC 连接器上的开路引脚或模块设计中的其他 FPGA 引脚、方法是将这些引脚设置为外部信号。  

    此致、

    David Chaparro  

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    TI__Guru**** 1821780 points
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    尊敬的 David：

    我可以获得用于 SPI 启动的任何参考块设计吗？ 我正在使用 Vivado 2020.1、或者如果您对此块设计有任何约束文件、请分享吗？

    我在 vitis 2020.1中进行了设计并构建了项目。 我尝试使用 xil_print()函数打印一些调试消息、但我没有在控制台上得到任何日志。 为了验证 我的设计和 FPGA 引脚选择、如果您需要、我需要任何参考文件。

    此致、

    Bala.

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    TI__Guru**** 1821780 points
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    尊敬的 Bala：

    请参阅下面针对 AFE7950EVM+ZCU102的约束文件。

    e2e.ti.com/.../4812.hpc0_5F00_constraints.xdc

    此致、

    David Chaparro

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    TI__Guru**** 1821780 points
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    尊敬的 David：

    我使用的是 AFE7900EVM + ZCU102。 我想我无法使用这个约束文件。 我需要 AFE7900的容器文件。  

    正在寻求您的帮助。

    此致、

    Bala.

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    TI__Guru**** 1821780 points
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    尊敬的 Bala：

    AFE7900和 AFE7950 EVM 上的 FMC 连接相同、因此相同的引脚限制将起作用。

    此致、

    David Chaparro  

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    TI__Guru**** 1821780 points
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    尊敬的 David：

    我选中了约束文件中提到的引脚。 我在 zcu102用户指南中搜索引脚、 我没有找到连接到 HPC0 FMC 连接器的任何引脚。

    您有没有任何文档可以为此创建块设计吗？我不确定我创建的设计。 我附上了我的设计的快照。

    此致、  

    Bala.

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    TI__Guru**** 1821780 points
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    尊敬的 Bala：

    下面链接的文档介绍了创建参考设计的每个步骤、图4-1显示了块设计的外观。 您的设计符合预期。  

    https://www.ti.com/lit/ug/sbau412a/sbau412a.pdf 

    关于限制因素、其他限制因素存在问题、我在下文对其进行了更新。

    e2e.ti.com/.../hpc0_5F00_constraints.xdc

    此致、

    David Chaparro  

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    尊敬的 David：

    我检查了 zcu102数据表中的约束文件 FPGA 引脚编号、但仍有一些引脚不匹配。 zcu102中的 sys_clock 引脚是 AL8、但您选择了 Y4和 Y2。 我的 zcu102中的 UART 引脚是 E13和 F13、但您选择了 v4和 v3。 我没有对此引脚进行说明。  

    我使用 sba412a 文档创建了方框设计。 但调试期间,我得到垃圾字符。 我检查了 uart16550的波特率和时钟频率、 波特率为9600、而 UART 时钟频率为100 MHz。 我不知道为什么我会得到垃圾字符。

    此致、

    Bala.

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    尊敬的 Bala：  

    我认为参考设计限制条件文件中所使用的时钟和信号存在混淆。 约束文件中的 sys_clk_p 是 JESD 内核时钟、该时钟用于从 ADC 通道数据中获取样本并将样本组合到 DAC 的通道数据中。 该时钟应由 AFE EVM 上的 LMK 提供。 SYSREF 也必须来自相同的时钟源、因此它也可以通过 FMC 连接器提供给 AFE EVM。 这两个引脚的 Y4和 Y2引脚是正确的、用于我们的所有 ZCU102参考设计。 有关这两个信号的更多信息、我建议参考 TI204c-IP 用户指南的第6.4节和第6.6节。  


     当时钟向导从 ZCU102电路板时钟源选择"user_si570_SYSCLK"时、微闪存和 SPI 模块的时钟使用板载时钟、引脚 AL8和 Vivado 会自动分配引脚。  

    对于 UART、 我们没有使用 V4和 V3。 V4和 V3用于在8b10b 编码下运行时所需的 AFE ADC 和 DAC 同步引脚。 如果您使用64b66b 编码、则不需要同步信号、并且可以在约束文件中注释掉这些信号。 ZCU102定义了 UART 引脚、因此当 Vivado 自动路由 uart16550块时、它将自动将"uart2_pl"总线分配到正确的引脚 E13和 F13。  

    此致、

    David Chaparro  

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    尊敬的 David：

    感谢您的帮助。

    我已经通过将 SPI 线路连接到 GPIO 引脚对设计进行了测试、并使用逻辑分析仪验证了输出。 我将获得相同的命令、还将获得配置的调试日志。

    现在、我必须将 SPI 线更改为 FMC 连接器。 根据 sba412a 文档、我清楚了解了如何选择 AFE 的 SPI 线路。 但我在为 LMK 选择 CS 线路时有点困惑。  

    我需要为 LMK SDO (MOSI)、SEN (CS)和 SCK (CLK)使用3个引脚。 但在本文档中、他们提到了 SDIO (MISO)。 然后对于 LMK_CS、他们讨论的是 R9、但 R9连接到 SPIASDO_FMC、它是 AFE SPI 线路的 SDO。 文档中提到的这些问题是否正确 ？

    我需要这一部分来完成设置。 在为 LMK SPI 线路选择引脚方面、我需要您的帮助。

    此致、

    Bala.

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    尊敬的 Bala：

    文档正确。 对于此设计、我们在 AFE 和 LMK 之间共享 SCLK 和 MISO。 对于 LMK_CS、我们将一条从 AFE 到 R9开路焊盘的导线连接起来。 默认情况下、R9未安装、因此连接到 FMC 连接器的 R9开路焊盘不会出现问题。

    此致、

    David Chaparro  

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    尊敬的 David：

    在 C 代码中、有一些函数会将信号发送到 AFE、例如恢复 AFE、启用 JESD IP、启用 JESD TXIP。 我认为应该将信号发送到 AFE7900。 文档中没有说明连接这些输出的位置(FMC 上的 FPGA 引脚编号)。  

    我能知道这些吗？ 我已经搜索过这个、但我没有得到任何有关这个的信息。 它们在该函数中切换 的位是 JESD RSTN、JESD TXRST、RSTN。  

    我需要有关此方面的帮助。  

    此致、

    Bala.

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    尊敬的 Bala：  

    在 C 代码中、我们提供了用于控制 AFE 复位和 JESD 复位的函数。 为了使微火焰控制信号、应执行以下操作。

    1. 对于 AFE 复位、需要修改一个电路板、应移除 R94并安装 R93。  
      1. 在 ZCU102侧、您应将 AFE 复位信号连接到 FPGA 上的引脚 T6 (FMC 引脚 H32)
    2. JESD 复位信号仅适用于 JESD IP、无需进入 AFE。 相反、您可以连接 GPIO 模块的信号和输出、并将它们连接到当前连接到 VIO 的 JESD IP 的 MASTER_RESET_n、TX_SYNC_RESET 和 RX_SYNC_RESET 信号。 您可以从 VIO 中删除连接。

    此致、

    David Chaparro  

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    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 David：

    感谢您的帮助。

    现在我还剩下两个引脚、即 JESD_RSTN 和 JESD_TXRST。 可以在 JESD IP 中将这些连接器连接到哪里？ 我没有找到用于连接这两个引脚的任何端口。

    您是否提到过该 JESDIP 或 TI_IP204？

    此致、

    Bala.

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    尊敬的 Bala：

    我指的是 TI JESD204c IP。 您是否正在使用我们提供的参考设计之一？ 我假设您已在使用我们的其中一个参考设计、其具有我之前提到过的复位信号。 为了启动成功的 JESD 链路、需要在 FPGA 端使用 JESD IP、否则在启动 AFE 时会出现 JESD 错误。

    此致、

    David Chaparro  

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    尊敬的 David：

    感谢您的帮助。 设计还可以。

    此致、

    Bala.