TMS320F280039C-Q1: I2C时钟与信号电平咨询

您好

Liu Ruiming 说：

假设存在较缓慢的边沿，实际上会导致I2C信号的频率发生改变？

有意思的假设，假设情况下会，实际上一般不会出现。

Liu Ruiming 说：

但是实测出来在3.3V供电的情况下，实测出来为3.47V~3.9V，

哪个是实测值？

感谢回复！
问题一：那是不是就可以理解成DSP的I2C配置确实是这样工作的，只关注高低电平时间？
问题二：3.47~3.9V是实测值。以3.3V供电为例，期望的高电平范围应该在2.31V~3.8V

好的，谢谢，第二个问题的话，我理解3.9V已经超过协议标准的上限了（3.8V），在这种情况下，会导致什么异常现象发生吗

同时第一个问题，那存在一个较缓慢的上升沿情况下，先不考虑干扰等其他问题，那实际上每个周期的偏差，基本就在高低电平判断中间的那块区域，所对应的时间？

您好

Liu Ruiming 说：

同时第一个问题，那存在一个较缓慢的上升沿情况下，先不考虑干扰等其他问题，那实际上每个周期的偏差，基本就在高低电平判断中间的那块区域，所对应的时间？

您这个问题一般都是外因引起的，所以如上所说是干扰等引起，排除干扰等外因即可，理论上存在实际可能性很低（没有外部影响的话）。

Liu Ruiming 说：

第二个问题的话，我理解3.9V已经超过协议标准的上限了（3.8V），在这种情况下，会导致什么异常现象发生吗

超过时就存在无法准确识别高电平，这个可能影响您的运行（如果涉及高电平的部分）。

好的，谢谢，但是第一个问题感觉概率还是比较大的。假设I2C总线上设备较多，本身每台设备是有一定端口电容的，端口电容和上拉电阻的RC常数会对应上这个电平的上升过程，我自己实测的话，接了一个20pF的低压探头，实际测出来的I2C时钟频率大概在384.6kHz，差不多偏差了一个配置量（I2C时钟为10M的情况下）。或者是本身我的测试存在问题，导致了这种上升沿的产生，期待您的解答。

您好

针对第一个问题如上的回复，排除您外部干扰问题，您及多个设备的话，这是本身的信号问题，并不是单是上升沿的延迟，而是多个设备存在信号传递的延迟，这个不是纠结于沿的延迟，而是考虑多个设备对时钟信号是否能达到同步的问题。您看到的延迟是现象，而本质是时钟信号在多个设备上由于电路物理意义上的远近导致的不足。建议考虑这部分方向来进行优化。

第二个问题根据您之前的实测显示大部分在这个范围内，您高于这个范围只是影响识别高电平的时间，如果您有这部分应用需要识别高电平的完整有可能受影响，这个可以通过程序进行辅助优化。