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现在使用硬件spi时发现修改时钟频率能上去,但是CS脚拉低之后等待较长时间后CLK才开始改变,导致时钟频率改变后总体的SPI通信时间并没有改变,不知道有没有方法可以设置一下,参考以下图片。
可以看到时钟改变后并没有影响整体通信时间
使用的函数为extern void
SPI_pollingFIFOTransaction(uint32_t base, uint16_t charLength,
uint16_t *pTxBuffer, uint16_t *pRxBuffer,
uint16_t numOfWords, uint16_t txDelay);
您好!
请参阅 TMS320F28003x 实时微控制器数据表(修订版 C)中的6.15.6.1 SPI 主模式时序、了解适合模式以及极性和相位的特定时序。 看起来您处于控制器模式、POL=0、PHA=1? 您是否希望在 CS 变为低电平之前缩短此初始时间?
最好使用 SPI 模块的硬件 PTE 器件。 如果不能这样做、我会尝试增加 SPI 波特率。