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在电路设计中我需要解决以下问题：+12V电源输入的系统，通过DC/DC和LDO输出+3.3V和+5V，掉电时，需要+5V先掉电，电压至少掉至0.6V且最少持续50ms后，+3.3V后掉电。
1、在电压掉电到8V的时候，你关闭DC/DC及LDO，那么5V及3.3V输出就处于一个自然放电的过程，放电时间取决于输出电容的大小及负载等效阻抗。从简单的RC放电来看，越到后期，降低相同电压需要时间越长。
2、当电压掉到8V的时候，不要关闭LDO ，只关闭DC/DC。这样可以保证DC/DC自然掉电，而LDO还可以供电。
3、为了保证关闭DC/DC后，延长LDO的工作时间，可以适当增加12V输出的电容值。
首先感谢你的答复！
我现在需要在电压掉至+8V时迅速关断+5V，而保证+3.3V依靠剩下的能量维持50ms的工作时间。50ms间隔从+5V掉至0.6V开始，到+3.3V掉至+3V结束。
电容及外部模块的储能在掉电时能够维持至少100ms工作时间，因此迅速关断+5V至0.6V是关键。
我看TPS73601在EN管脚拉低后，在大部分情况下1ms内掉至0V，但实际测试并非如此，掉电极其缓慢需要接近40ms才掉至1.4V。
当电压降低到8V的时候，你即使关闭DC/DC，原来5V输出电压降低到0.4V的时间，取决于你5V电容与5V负载组成的RC放电时间常数，如果你的5V输出电容较大，负载较小，可能需要很长时间电压才能降低到0.6V。
你从TPS73601的PDF文档图24可以看到，如果输出电容及负载按照图上配置，应该在很短时间内电压降低到0V，问题是你目前的输出电容及负载分别是多少？
+5V正常工作时电流在200mA左右，等效电阻25欧，负载的旁路电容总共40uF，因此掉电时间应该不长。
但是IC不是纯阻性负载，电压降低后，电流降低速度更快。因此掉电变缓。
我增加或去掉100uF旁路后，对掉电似乎没影响，并且OFF掉EN管脚似乎也没影响。对比其他同方案电路板，掉电很迅速，我觉得是翻新芯片的可能性较大。
1、正常工作电流200mA,虽然是等效25欧姆，但可能电压降低到一定程度后，后面负载停止工作，因此电压降低将非常缓慢（你可以看以下5V电压波形，是不是到一定程度后电压下降不是按照RC指数图形开始下降，这个转折点应该是你后面负载停止工作的时刻。）
2、你看看你LDO，在OFF掉EN后，输出电压是不是同时刻开始下降，如果是跟翻新IC没有关系，我觉得你没必要关掉LDO，让他自然停止供电不完了吗？
1.无论我是否利用LDO的EN管脚，其输出电压下降的确是一直按指数形式下降的，但是掉压至1.4V后，RC时间常数变得很大，降压异常缓慢。EN管脚看似影响不大。
2.关断LDO后，LDO与DC/DC之间的电量大部分消耗在电源IC和分压电阻上，过程比较慢。不关断LDO，可能电压会掉的更快。但是EN管脚如果工作的话，我相信LDO电压会掉的更快。
我的意思是，如果在正常工作的时候，EN端能关闭LDO，那你目前的情况跟IC没有关系。电压掉到1.4V以后，RC时间常数变的很大原因在于你的负载在1.4V以后停止工作，放电属于输出滤波电容的自放电，所以时间常数很大。为什么说EN工作的话LDO电压会掉的更快？你指的这个电压是指LDO的输入还是输出？如果是输出，不关闭LDO，LDO输出应该持续时间更长才是。
讨论到现在我觉得可以确认的是：不管EN管脚是否给于关断信号，其带来的时间裕量都被1.4V以后时间给掩盖了，导致掉电时间达不到要求。问题的关键变成如何把1.4V停止工作的负载变成成0.6V才停止工作的负载。我接下来可能需要再做一些其他测试，再确定如何解决这个问题。十分感谢你热心的回复和专业精神！
对于LDO输出掉电会取决于输出电容，负载，和放电回路，所以为了加快电压下降，在不影响品质的条件下可以减小输出电容。对于LDO关断后，输出电压开始下降，前期取决于负载，但是到了一定时候，负载不在消耗能量则相当于断路，此时放电依赖放电回路，对于LDO的放电回路就是FB的分压电阻以及Vout内部的对地电阻80k, 外部分压电阻基于最好精准效果，使得其FB分压电阻(25kohm和79kohm)加起来是104kohm, 再与80kohm并联放电，等效的总放电电阻在45.2kohm, 对此有两个办法来加快放电，1是稍微牺牲一点精度降低FB的电阻，2就是额外再增加放电回路，例如在输出电容后加一个20~30kohm的电阻到GND, 这样的缺点在于多出1.25mW(以20k为例)的功耗。
