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大家好、
在 F28004x 数据表中、我们说、当使用异步 GPIO 选项时、最短设置时间和保持时间为5ns、将信号从 GPIO 传递到 SDFM 需要5ns、对吧? 当使用 SYNC GPIO 选项时、最短设置时间和保持时间将为2 * SYSCLK 周期、下面我有一个关于该时序要求的问题、
当选择 SYNC 选项时、由于 SYSCLK 与调制器 IC 的时钟/数据信号不同步、 当 GPIO 模块获得正确的数据时、信号和 SYSCLK 之间可能存在时序差异、最坏的情况可能是1 * SYSCLK 周期(我认为这个周期应该是指 GPIO 限定条件采样周期)。
因此、在我看来、当使用 SYNC GPIO 选项时、最小设置/保持时间应为1 * SYSCLK 周期+ 5ns、其中周期指 GPIO 鉴定采样周期、而5ns 是 ASYNC 选项所具有的最小时序要求。
请根据我的上述想法提出您的意见、感谢您的帮助。
此致、
Luke
Luke、
F280049数据表中提供的设置和保持时间确实正确。 您的数据表中的值基于计时结束结果并由设计保证
此致、
曼诺伊
Manoj、
我们需要数据线的设置时间、因为我们希望数据线应该在时钟线进入高电平之前准备好、从而生成上升沿并捕获数据。
当使用 SYNC GPIO 选项时、它应该与 GPIO 鉴定采样周期控制设置相关、尽管器件复位后的默认采样周期为 PLLSYSCLK。
让我们考虑同步选项的一个条件、如果用户设置 GPIO 鉴定采样周期 QUALPRDx = PLLSYSCLK/16、那么最小设置时间是否仍然为2 * SYSCLK 周期? 这是合理的吗?
由于数据和时钟与 PLLSYSCLK/16不同步、SYNC 选项可能会在2 * SYSCLK 建立时间的同时获得高级数据和时钟、然后将这些信号传递到 SDFM。 SDFM 甚至无法获取正确的位数据、我是否认为错误?
此致、
Luke
Luke、
GPIO_SYNC 选项仅将 SDCLK 和 SDDATA 位流与 SYSCLK 同步。 GPIO_SYNC 选项不限定 GPIO 信号。
因此、当 GPIO_QUAL = GPIO_SYNC 时、QUALPRDx 中提供的设置不会影响 GPIO。 只有当 GPIO_QUAL = 3采样(或) 6采样窗口时、QUALPRDx 设置才会生效。
此致、
曼诺伊
Manoj、
是的、你是对的。 我理解不正确。
SYNC 和 QUAL (3/6个采样)的信号首先被同步至系统时钟(SYSCLKOUT)。
感谢您的回答、
Luke
Manoj、
我不会创建另一个线程、我有更多项目需要您的评论。
我的一位客户使用 F28377D GPIO16-21 (SD1 CH1-CH3)进行电机控制电流感应、根据下面数据表中的电气特性表、当 SDCLK 的电压电平高于2.0V (从低电平到高电平并生成上升沿)时、SDFM 将捕获数据、对吗?
该客户使用 AMC1305作为 SD 调制器 IC、我们知道 AMC1305在接收 SDCLK 下降沿时保证在15ns 内输出数据。 F28377D 在200MHz SYSCLK 下执行、并将 SDFM 设置为 GPIO 同步选项、因此15ns + 2 * SYSCLK 周期等于25ns、而当 SDCLK 的频率为20MHz 时、该25ns 恰好是半个时钟周期。
客户通常会在 SDCLK 和 SDDATA 上添加 RC 滤波器以提高系统抗噪性能、RC 滤波器将降低信号斜率并导致 SDDATA 设置时间不足、例如、可能是9.8ns 或9.6ns。
根据我们的数据表、所需的最短设置时间为10ns (SYSCLK = 200MHz)。 我应该如何应对这种情况? 我是否应该说、由于设置时间不符合数据表中的最低要求、我们不能保证 SDFM 能够获得正确的数据?
在实际用例中、由于 AMC 器件只能保证在15ns 内输出数据、因此很难实际实现10ns 的 SDDATA 设置时间。 此外、GPIO 异步选项对于该应用而言似乎不够稳健。 您对此情况有任何进一步的建议吗?
请告知您的想法、感谢您的帮助。
此致、
Luke
Luke、
1)是的、如果 SDCLK 的电压电平大于2V、SDFM 将捕获"高"信号;如果 SDCLK 的电压电平小于 0.8V、则捕获"低"信号。
2) 2)只要不满足 SDFM 时序要求、TI 就无法保证 SDFM 正常运行。 任一客户都必须选择 RC 滤波器、这不会将设置/保持时间缩短< 10ns。 否则、它们必须依赖 GPIO_SYNC 功能来提供更好的抗噪性能。
此致、
曼诺伊