[参考译文] TMS320F280039C：CLB 时钟

尊敬的 Liu、

我认为该图是意外地从 F2837xD 器件继承而来的。 EPWMCLKDIV 不再参与 CLB 时钟。

我将确认 CLB 的正确时钟连接是什么、并更新了 TRM 中的此部分。

谢谢！

卢克

更多内容。

F28003x 是否如图32-3所示具有 AUXPLL？ 是 CLBCLKCTL。 CLBCLKDIV 和 CLBCLKCTL。 TILECLKDIV 寄存器有效吗？

我在 F28003x 的数据表和 TRM 中找不到 AUXPLL 的任何说明。 是  PLLRAWCLK 吗？

2.如果 CLB 在  AUXPLL 中工作,它将与 SYSCLK 中的其他模块异步。 许多来自 SYSCLK 的 CLB GLB/LCL 输入、CLB 是否可以正常工作？  

从图3-3中、CLB 在 SYSCLK 中工作、这与图32-3中的描述相矛盾

尊敬的 Liu、

正确的时钟图可在时钟树工具中找到：

在应用上述分频器后、可以选择将 CLBTILECLK 与 SYSCLK 同步。

我们将更新数据表和 TRM 中的图以与此相匹配。

谢谢！

卢克

1.我无法理解这张图、从 TRM.table 3-47来看、用于控制 SYSCLK 源的 SYSPLLCTL1来自 pllrawclk 或 OSCCLK。

所以图中 SYSPLLCTL1的输出是 SYSCLK？ 而 CLB 时钟源仅是 SYSCLK？

2.但来自 TRM。 FIGURE32-3和您的回复、我想 clb.tileclk/regclk 源是 AUXPLL(PLLRAWCLK??)的 SYSCLK。 由 CLBCLKCTL.CLKMODECLBx 控制。

1和2个结论相互矛盾。

3.如果 CLB 可以使用 SYSCLK 在异步时钟下工作，此配置上是否有任何应用程序？ 由于其他模块在 SYSCLK 中工作(如 EPWM/eQEP/ECAP/SPI/FSI/LIN/SCI、基于 TBale32-4和 PIE)、在 SYSCLK 下工作的模块可以捕获 CLB 输出？（例如、  ) CLB 时钟在120MHz 为 PLLrawCLK 而在10MHz 为 SYSCLK 为 OSCCLK、则如果 CLB 产生中断、在 SYSCLK 上工作的 PIE 模块可以接收此中断吗？Δ t

尊敬的 Liu、

我目前正在处理其他几个客户问题、需要一些时间来确认这些细节、对此延迟深表歉意。 请在本周结束前回复。

谢谢！

卢克

是否有更新？

1.根据您的解释,我能不能认为 CLB.CLKCTL.CLKMODECLBx 没有任何用途？  

  a. CLB 逻辑块时钟由 CLBCLKCTL 确定。 TILECLKDIV

  b：CLB reg clk 由 CLBCLKCTL 确定。 CLKDIV

2.那表32-1怎么样呢？ 是这样吗？

3.如果我运行 CLB。 60MHz 和 SYSCLK 中的寄存器/逻辑块位于120MHz 中，CLB 在 SYSCLK 中接收信号是否存在任何问题（例如 ERAD_evtx）？

4.是否存在 CLB 使用 SYSCLK 以不同频率工作的任何应用？