[参考译文] LMK5B12204：APLL1 和 APLL2 输出之间的多个 DPLL 同步

尊敬的 Jennifer：

感谢您的快速答复。

在 APLL1 和 APLL2 的频率计划上注明。 我会对其进行测试。 但是、我们需要在 48MHz 实现低抖动、因为我们将使用该抖动来为 ADC、DAC 计时、根据数据表、APPL1 输出的抖动比 APLL2 输出小。 分享您的想法。

感谢您确认用例要求。 我们将再次查看它、因为根据当前观察结果、多个 DPLL 的 APPL 输出是同步的、但存在随机相位差、这在每次重新启动时会有所不同。 我们尚未确认 LoFL 和 LoPL 已锁定、我们将再次验证。

请参阅下面的一些附加图像以供参考、并请求帮助我们了解 每次重新启动时在上升沿同步的原因和步骤。

设置图像：

谢谢、

Ajay。

尊敬的 Ajay：

1. 请确认 DPLL 已在您的测试中锁定 (LOFL 和 LOPL 状态寄存器为 0)。
2. 您每次上电时是否都需要输入和输出之间具有 0 延迟？ 或者、您是否只需要在上电期间输入和输出之间确定性的相位延迟（这意味着两次上电之间有一个保持恒定的固定偏移）？
   1. 如果这些条件中有任何一个成立、则您可以使用 LMK5C23208A、该器件支持输入和输出之间的确定性延迟、并具有通过可编程相位偏移寄存器消除输入到输出延迟的功能。

此致、

Jennifer

尊敬的 Jennifer：

是的、我们已经验证了 LoFL 和 LoPL、仍然可以看到两个 DPLL 器件的 APLL 输出之间的偏移量。

下面两个图像是 APLL1 输出 25MHz。
 
 

此外、以下是我们每次重启电源时都会遇到的随机相位差。

因此、在进行调试时、我们发现在每次启动时、输入 25MHz 和输出 25MHz 之间存在随机延迟。 因此、请告诉我们这种情况的原因。

这种行为解释了为什么即使 LoPL 和 LoFL 被锁定、两个 DPLL 的 APLL 输出也不同步。

谢谢您使用  LMK5C23208A。 这意味着我们在现有器件中看到 的问题可在 LMK5C23208A 中解决 ？

谢谢、

Ajay

尊敬的 Ajay：

我正在查看您的评论。

此致、

Jennifer

尊敬的 Ajay：

感谢您的耐心等待、因为我们这个周末已经结束了 TI 在美国的假期。

1. 您能否分享您的 TCS 文件？ 如果您只有一个输入输入 (25MHz)、是否禁用 DPLL？ 是否使用 48MHz 的 XO 输入和 25MHz 的 REF 输入？
2. 在当前设置图中、输出可能没有相同的相位对齐。 但是、当器件锁定时、输出与输入时钟相位同步。 锁定后、输出的输入和输出之间的频率误差接近 0。 此外、输出会以较小的固定相位偏移持续跟随输入。 这种小型固定相位偏移可能会因器件和不同的上电情况而异。 这就是为什么您没有看到 相位 对齐 代码可移植性。
3. 您似乎需要#1 确定性延迟、以确保在上电期间具有相同的相位；以及#2 零延迟、以确保其他器件输出之间的相位对齐。
   1. LMK05318B 不支持确定性延迟、这意味着不支持多个输出相位对齐。
   2. LMK5C2308A 或 LMK5B12212 支持确定性延迟。 二、在多个器件之间实现相位对齐、启用 DPLL 并在每个器件上配置 ZDM。 每个器件必须与同步 也一样 基准 (25MHz)。 使用 ZDM 时、输入到输出相位偏移是确定性的、这意味着可以使用 DPLLx_PH_OFFSET 寄存器将其“清零“。 一旦您知道有多少失调电压、就可以对寄存器进行配置、使输入和输出之间的失调电压接近于 0。 在 LMK5B12212/LMK5C23208A TICS Pro GUI 中、您可以看到 DPLLx_PH_OFFSET 寄存器可根据输入和输出之间的延时时间进行配置：
      1. 

如果您还有其他问题、请告诉我。

此致、

Jennifer