[参考译文] LMK5B12204：APLL1 和 APLL2 输出之间的多个 DPLL 同步

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Other Parts Discussed in Thread: LMK05318B, LMK5B12204, LMK5C23208A, LMK5B12212

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1531747/lmk5b12204-synchronization-between-multiple-dpll-among-apll1-and-apll2-output

器件型号：LMK5B12204
Thread 中讨论的其他器件：LMK05318B、 LMK5C23208A、 LMK5B12212

工具/软件：

您好：

我们使用提到的 DPLL 部分作为时钟发生器、从 APLL1 和 APLL2 输出生成不同的频率。 APLL1 将是 48MHz、APLL2 将是 25MHz。

要求我们有多个 DPLL 芯片、每个芯片都能同步生成上述频率。 25MHz 或 125MHz 时钟将连接到 DPLL 的 PRIREF 输入、25MHz 振荡器将连接到 XO 输入。我们要求多个 DPLL APPL1 输出应相互同步、对于 APLL2 来说也是如此。

请告知我们使用此器件是否可以实现/可行？

此外、是否有办法通过 PRIREF 输入时钟修复 APLL1 和 APLL2 输出的相位延迟？

谢谢！

1 年多前

0 admin 1 年多前

TI__Guru**** 2952510 points

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尊敬的 Ajay：

不建议使用 25MHz XO 输入、因为它与 BAW VCO (2500MHz) 具有整数关系。要让 DPLL 在分数 N 分频器模式下运行、需要分数关系。此外、避免输出上出现整数边界杂散。

相反、请使用与 BAW VCO 分数相同的频率、例如 24MHz、27MHz、38.88MHz、48MHz、54MHz。

#2.

将频率计划更新为 APLL1 为 25MHz、APLL2 为 48MHz、因为 APLL1 以 2500MHz 为中心。

#3.

除了#1 和#2 外、LMK5B12204 还可实现预期的用例。如果您需要更多的输出和更少的器件、还有这个器件的 8 输出版本 LMK05318B。

此致、

Jennifer

0 admin 1 年多前

TI__Guru**** 2952510 points

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尊敬的 Jennifer：

感谢您的快速答复。

在 APLL1 和 APLL2 的频率计划上注明。我会对其进行测试。但是、我们需要在 48MHz 实现低抖动、因为我们将使用该抖动来为 ADC、DAC 计时、根据数据表、APPL1 输出的抖动比 APLL2 输出小。分享您的想法。

感谢您确认用例要求。我们将再次查看它、因为根据当前观察结果、多个 DPLL 的 APPL 输出是同步的、但存在随机相位差、这在每次重新启动时会有所不同。我们尚未确认 LoFL 和 LoPL 已锁定、我们将再次验证。

请参阅下面的一些附加图像以供参考、并请求帮助我们了解每次重新启动时在上升沿同步的原因和步骤。

设置图像：

谢谢、

Ajay。

0 admin 1 年多前

TI__Guru**** 2952510 points

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尊敬的 Ajay：

请确认 DPLL 已在您的测试中锁定 (LOFL 和 LOPL 状态寄存器为 0)。
您每次上电时是否都需要输入和输出之间具有 0 延迟？或者、您是否只需要在上电期间输入和输出之间确定性的相位延迟（这意味着两次上电之间有一个保持恒定的固定偏移）？
1. 如果这些条件中有任何一个成立、则您可以使用 LMK5C23208A、该器件支持输入和输出之间的确定性延迟、并具有通过可编程相位偏移寄存器消除输入到输出延迟的功能。

此致、

Jennifer

0 admin 1 年多前

TI__Guru**** 2952510 points

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尊敬的 Jennifer：

是的、我们已经验证了 LoFL 和 LoPL、仍然可以看到两个 DPLL 器件的 APLL 输出之间的偏移量。

下面两个图像是 APLL1 输出 25MHz。

此外、以下是我们每次重启电源时都会遇到的随机相位差。

电源复位	相位	影响
1.	96.65	10.76ns
2.	–2.266.	–261.4ps
3.	147.9.	16.43ns
4.	91.3.	10.17ns
5.	56.59	6.354ns
6.	154.5.	17.17ns
7.	–153.9.	–17.09ns
8.	–54.23	–6.018 ns
9.	10.19	1.166ns
10.	–176.3.	–19.56ns

因此、在进行调试时、我们发现在每次启动时、输入 25MHz 和输出 25MHz 之间存在随机延迟。因此、请告诉我们这种情况的原因。

这种行为解释了为什么即使 LoPL 和 LoFL 被锁定、两个 DPLL 的 APLL 输出也不同步。

谢谢您使用 LMK5C23208A。这意味着我们在现有器件中看到的问题可在 LMK5C23208A 中解决？

谢谢、

Ajay

0 admin 1 年多前

TI__Guru**** 2952510 points

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尊敬的 Ajay：

我正在查看您的评论。

此致、

Jennifer

0 admin 1 年多前

TI__Guru**** 2952510 points

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尊敬的 Jennifer：

是否有任何更新？谢谢！

此致、

Ajay

0 admin 1 年多前

TI__Guru**** 2952510 points

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尊敬的 Ajay：

感谢您的耐心等待、因为我们这个周末已经结束了 TI 在美国的假期。

您能否分享您的 TCS 文件？如果您只有一个输入输入 (25MHz)、是否禁用 DPLL？是否使用 48MHz 的 XO 输入和 25MHz 的 REF 输入？
在当前设置图中、输出可能没有相同的相位对齐。但是、当器件锁定时、输出与输入时钟相位同步。锁定后、输出的输入和输出之间的频率误差接近 0。此外、输出会以较小的固定相位偏移持续跟随输入。这种小型固定相位偏移可能会因器件和不同的上电情况而异。这就是为什么您没有看到相位对齐代码可移植性。
您似乎需要#1 确定性延迟、以确保在上电期间具有相同的相位；以及#2 零延迟、以确保其他器件输出之间的相位对齐。
1. LMK05318B 不支持确定性延迟、这意味着不支持多个输出相位对齐。
2. LMK5C2308A 或 LMK5B12212 支持确定性延迟。二、在多个器件之间实现相位对齐、启用 DPLL 并在每个器件上配置 ZDM。每个器件必须与同步 也一样 基准 (25MHz)。使用 ZDM 时、输入到输出相位偏移是确定性的、这意味着可以使用 DPLLx_PH_OFFSET 寄存器将其“清零“。一旦您知道有多少失调电压、就可以对寄存器进行配置、使输入和输出之间的失调电压接近于 0。在 LMK5B12212/LMK5C23208A TICS Pro GUI 中、您可以看到 DPLLx_PH_OFFSET 寄存器可根据输入和输出之间的延时时间进行配置：

如果您还有其他问题、请告诉我。

此致、

Jennifer

时钟和时序（参考译文帖）

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