尊敬的 Derek Payne / https://e2e.ti.com/members/1885803 / Team
我们将 LMK04828用于 PLL2模式下的 RFSoC
我们将馈送 OSCIN 100MHz (标准振荡器、即、不是 VCXO)
振荡器部件： Si545
我们将在 LMK 和射频输出处观察输出频率漂移/抖动超过200Hz。
PLL2外部环路滤波器：
下面是根据原理图对滤波器进行的 Platinum 仿真
我们如何最大限度地减小频率漂移？
是否应改变 PLL2的内部环路滤波器或外部滤波器以避免频率漂移？
请建议。
由于我们仅使用 PLL2、因此优化抖动的 PLL BW 应该是多少？
为了实现优化的性能、应该有什么相位裕度？
为了 优化性能、开环和闭环增益应该是多少？
谢谢。
您好 Lakshminarayana、
为了更好地帮助您、请附上您的.TCS 文件、我可以帮助您解决问题。
要回答您的一般问题：
通常、为了最大程度地减小频率漂移或降低输出端的抖动、您可以增大相位检测器频率、实现55 - 80度的相位裕度、尽可能将输出类型设置为 LVPECL、 并且电荷泵电流可能会增大、从而减少抖动(但会增加杂散)。 如果您无法获得这些选项(这似乎是您的情况)、则需要测量 PLL 噪声和 VCO 噪声、并确定它们的相交位置、并为该值增加25%、 该频率偏移将是您希望最大程度地降低抖动的地方(请参阅下图以了解视觉效果)。
为了进行更详细的解释、PLL 噪声会在较低频率下影响器件的总体噪声(相当于低通滤波器)、而 VCO 噪声会在较高频率下影响器件(相当于高通滤波器)。 因此、这两条曲线之间的交叉点、加上该值的25%、考虑到环路滤波器不是砖墙式滤波器、应是环路带宽、并将优化抖动。
[引用 userid="513399" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1174861/lmk04828-pll2-mode-only-frequency-drift-issue "]是否应更改 PLL2的内部环路滤波器或外部滤波器以避免频率漂移？一旦我拥有.TCS 文件并了解您的输入和输出频率、输出类型等、就会回答此问题 尽管我可以从 PLLatinum Sim 屏幕截图中推断出其中的一些值、但我需要验证这些值以获得更好的响应。 希望这对您有所帮助。
谢谢、
Andrea
您好 Lakshminarayana、
正确、环路滤波器可能是您的设计中的问题。 查看.TCS 文件后、FPD 和 Fvco 的值与 PLLatinum Sim 屏幕截图中的值不匹配；因此、这就是屏幕上出现的值(假设您单击了"计算环路滤波器"按钮)。 将之前的值更改为.TCS 文件中的值后、您的环路滤波器应与以下设置匹配、以优化抖动。
请注意、环路滤波器组件取决于 PFD、电荷泵和 VCO 增益。 因此、如果值不正确、将导致环路滤波器设计不正确。 在 PLLatinum Sim 中、Fvco 也很重要、因为在代码中也会使用它来正确获取 VCO 增益。 如果我建议的值看起来不正确、请确保这三个变量在 PLLatinum Sim 中是正确的、这样您就可以生成自己的环路滤波器值。
另一个建议是如果我的其他建议不起作用、则增加 PFD。 希望这对您有所帮助。
祝你好运、
Andrea
你好 ，Andrea Vallenilla ，
为什么我们无法更改内部环路滤波器？
我还询问了有关这方面的更多详细信息：
为了 优化性能、开环和闭环增益应该是多少？
由于我们仅使用 PLL2、因此优化抖动的 PLL BW 应该是多少？
你(们)好
抱歉、 在我之前的 Platinum 仿真输出频率设置为250MHz。 它应该是256MHz
[引用 userid="513399" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1174861/lmk04828-pll2-mode-only-frequency-drift-issue "]以下是根据原理图进行的滤波器 Platinum 仿真[/quot]此处应为256MHz
上述仿真基于我们的电流板 C1：150pF；C2：4.7nF、R2：560 Ω：内部环路滤波器设置为默认值。
抖动(fs)为152.7、这似乎相当好。 但环路带宽小于124.411KHz、相位裕度为62.9度
我们将尝试您对环路滤波器值的建议并进行验证。
为什么在您的仿真中环路滤波器带宽设置为400kHz？
您好 Lakshminarayana、
[引用 userid="513399" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1174861/lmk04828-pll2-mode-only-frequency-drift-issue/4425120 #4425120"]我们为什么不能更改内部环路滤波器？您可以更改它！ 但仅限于下拉菜单中 TICS Pro 中提供的选项、如下图所示。
开环和闭环增益对抖动没有影响；因此、它们的值对于这个问题无关紧要。
[引用 userid="513399" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1174861/lmk04828-pll2-mode-only-frequency-drift-issue/4425120 #4425120"]由于我们仅使用 PLL2、优化抖动应该是什么 PLL BW？最佳 PLL2 BW 可通过获取 VCO 相位噪声图的交叉点和仅 PLL 的相位噪声图来确定。 通过获取这些曲线及其交叉点并将该偏移频率增加25%、这将是减少抖动的最佳点。
[引用 userid="513399" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1174861/lmk04828-pll2-mode-only-frequency-drift-issue/4425120 #4425120"]您的仿真环路滤波器带宽为何设置为400kHz？[/quot]这不是出于目的、您可以忽略该值。 因为我尝试获取更高的相位裕度值以减少抖动、所以最终采用了这种设置。
[引用 userid="513399" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1174861/lmk04828-pll2-mode-only-frequency-drift-issue/4425120 #4425120"]此抖动(fs)为152.7、看起来相当不错。很高兴您找到了适合您系统的解决方案。 如果您一直面临任何问题、请告诉我。
祝你好运、
Andrea
抖动(fs)为152.7、这似乎相当好。
很高兴您找到了适合您系统的解决方案。 如果您一直面临任何问题、请告诉我。
[/报价]问题未得到解决。 我们仍然有。 筛选器的建议值略有改进。 但我们仍然具有您可以在下图中看到的抖动。
黄色迹线：RF 输出的最大保持
蓝色迹线：连续迹线。
如果要在频谱分析仪中测量抖动、 您建议使用哪种 RBW 和跨度设置？
[引用 userid="513399" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1174861/lmk04828-pll2-mode-only-frequency-drift-issue/4425120 #4425120"]此抖动(fs)为152.7、看起来相当不错。我在 Platinum 仿真中提到过这一点。 非板载。
[引用 userid="493260" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1174861/lmk04828-pll2-mode-only-frequency-drift-issue/4426806 #4426806"]开环和闭环增益对抖动没有影响；因此、它们的值对于这个问题无关紧要。
[/报价]
那么开环和闭环增益会产生什么影响呢？ 抖动吗？
[引用 userid="493260" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1174861/lmk04828-pll2-mode-only-frequency-drift-issue/4426806 #4426806"]最佳 PLL2 BW 可通过获取 VCO 相位噪声图和仅 PLL 相位噪声图的交叉点来确定。 通过获取这些曲线及其交叉点并将该偏移频率增加25%、这将是减少抖动的最佳点。[/引述]您能用示例更清楚吗？
理想情况下、您建议 PLL2采用哪种环路带宽？
您好 Lakshminarayana、
[引用 userid="513399" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1174861/lmk04828-pll2-mode-only-frequency-drift-issue/4426848 #442648"]如果要在频谱分析仪中测量抖动、 您建议使用哪种 RBW 和 SPAN 设置？我们不建议使用频谱分析仪来测量抖动；我们主要使用它们来测量杂散。 相反、在我们的实验中、我们使用了相位噪声分析器、您是否有一个可用的分析器？ 如果您愿意、我可以为您获取此值；但是、我将仅限于在 EVM 中选择的值。 这样、您就可以了解我使用的滤波器获得的抖动(但不能了解抖动的确切值)。
[引用 userid="513399" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1174861/lmk04828-pll2-mode-only-frequency-drift-issue/4426848 #442648">开环和闭环增益将产生什么影响？ 如果不是抖动？[/quot]我正在为您最终确定正确答案、稍后我将向您回复。
[引用 userid="513399" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1174861/lmk04828-pll2-mode-only-frequency-drift-issue/4426848 #442648">我在 Platinum Simulation 中提到过这一点。 不在板载。[/报价]您计算出的板载相位噪声是多少？ 理想情况下、请在我下面建议的环路滤波器更改之后告诉我该值。
[引用 userid="513399" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1174861/lmk04828-pll2-mode-only-frequency-drift-issue/4426848 #442648"]您建议 PLL2的环路带宽是多少？[/quot]我已在 PLLatinum Sim 上重新运行仿真、并找到了比我之前发布的解决方案更好的解决方案、请查看以下值：
要供将来参考、要为您的应用获得最佳的 LBW：
1) 1)创建频率规划和设计以优化抖动后、相应地填充 FPD、KPD 和 Fvco
2) 2)确保选中"Auto"(自动)的所有复选框(如上图所示)
3) 3)在"Filter Optimizer (滤波器优化器)"下、在"Optimize (优化)"下、选择"Jitter (FS)(抖动(FS))"
4) 4)点击"Calculate Loop Filter"、等待大约一到两分钟、以获得优化环路带宽的最佳环路滤波器值。
按照上述步骤、PLLatinum Sim 将为您计算最优环路带宽、您不必确定该带宽。 对于您的情况、最佳环路带宽应约为200kHz。 希望这对您有所帮助。
最棒的
Andrea
感谢您的回答。
我有以下疑问：
我指的是 Xilinx 时钟评估板： https://www.xilinx.com/content/dam/xilinx/support/documents/boards_and_kits/zcu216/ug1437-clk104.pdf
a)根据第14页上的环路滤波器配置(表14)、环路滤波器值如下所示、来自 Simulation、
b)对于上述仿真、如果我选中抖动优化选项框、我会得到不同的环路滤波器值、
我应该考虑 A 还是 B？
您好！
另一个查询、
我们拥有具有160MHz VCXO (SiT3372)的定制板： https://www.mouser.com/datasheet/2/371/SiT3372-datasheet-1153995.pdf
https://www.digikey.in/en/products/detail/sitime/SIT3372AI-1B2-25NH160-000000/11764410
下面是环路滤波器：
对于 PLL1：
PLL1 PFD：1MHz (也尝试使用 PFD 5MHz)
对于 PLL2：
我们观察到电平为-50dBfc 的 LMK 输出在480Hz 时的杂散。
当 PLL1关闭时、我们不会看到任何杂散。
您好 Lakshminarayana、
我继续从上面(a)中重新进行了 PLLatinum 仿真(假设您是表4)、并注意到您的设置存在一些差异。 根据所附文档的说明、环路滤波器值与文档不匹配、因为 GUI 会查看不同的 LBW 和相位裕度。 当表4显示 LBW 为79kHz 时、屏幕截图显示~68kHz；当表指定68度时、相位裕度显示为~55度。 在设置其指定的环路滤波器值分量时、我获得了非常相似的 LBW 和相位度值(我的设置包括如下)：
如果您的最终目标是优化抖动、那么我建议您选择 B。如果您的设计中还有其他注意事项(例如锁定时间)、则可能最好获取不同的配置。 这取决于设计。 希望这对您有所帮助！
祝你好运、
Andrea
我已在 PLLatinum Sim 上重新运行仿真、并找到了比我之前发布的解决方案更好的解决方案、请查看以下值：
[/报价]我已经尝试过与您建议的 PLL2和 PLL1环路滤波器相同的环路滤波器、如下所示、但我们仍然有350Hz 的杂散和100MHz VCXO
PLL1环路滤波器
PLL2环路滤波器。
[引用 userid="493260" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1174861/lmk04828-pll2-mode-only-frequency-drift-issue/4432449 #4432449"]我已在 PLLatinum Sim 上重新运行仿真、并找到了比我之前发布的解决方案更好的解决方案、请查看以下值：
已测试的100MHz VCXO 部件
a) 515ACA100M000BAG (https://www.mouser.in/datasheet/2/472/Si515-2507350.pdf )
b) V7223T (http://www.conwin.com/datasheets/vx/vx673.pdf )
以下两个器件的相关信息
\ 这似乎不是基准时钟杂散。
我们观察到10MHz 输入和100MHz VCXO、它没有杂散。 但在 LMK 配置后会观察到杂散
您好 Lakshminarayana、
只是为了澄清、您仍然看到 PLL1中的杂散正确吗？ 您在回复中包含的数据与此相关？ 此外、您在 PLL1的屏幕截图中看到的 Kvco 错误。 用于正确计算环路滤波器和 LBW 的关键参数之一是 Kvco。 要计算上面包含的2个 VCXO 的 Kvco、您需要采用典型的调优灵敏度并将其乘以 VCXO 工作频率。 例如、Kvco_conwin =典型调优灵敏度* VCXO 频率= 65ppm/V * 100MHz = 6.5kHz/V 或0.0065MHz/V 考虑到这一点、这就是您在优化抖动时获得的环路滤波器设计。 请注意、我获得的以下两种设置与之前的设置略有不同。 在"自动参数策略"中、我选择了"优化抖动"、但我没有使用"性能摘要"部分：
当平衡杂散时、这个环路滤波器(将下拉选项更改为"杂散平衡"：
请为您的其他 VCXO 尝试此方法、并查看结果。 我知道您提到的更改环路滤波器值不会影响杂散、但请尝试上面的值、并从其他 VCXO 中计算您自己的杂散、如果它不能解决您的问题、我们可以讨论可能导致 杂散的其他问题。 请注意、PLL 不应导致杂散、消除杂散的一个好方法是使用环路滤波器衰减杂散。 希望这对您有所帮助。
祝你好运、
Andrea
您好 Lakshminarayana、
sim 文件是否不适合您？ 您可以按如下所示将其加载到 PLLatinum Sim 中、这样您就可以准确地测试我为您提供的结果。
此外、我忘记在我的答案中添加一个60ppm/V 的 VCXO 控制电压调谐斜率(转换为 Kvco = 0.006MHz/V)。 请确保在对 VCXO 进行编程时选择该选项。 我从您提供的 VCXO 数据表中的下表中获得了值。
您可以自行计算环路滤波器的这些值。 您只需在我发送的.sim 文件中选择下拉菜单中的0.15mA KPD、然后点击"Calculate Loop Filter"、如下图所示。 这将为您提供新的环路滤波器值。
降低电荷泵电流(KPD)将显著降低环路带宽并降低相位噪声/抖动。 然而、这个固定值只会降低基准和 PLL 相位噪声曲线、所以如果 VCO 相位噪声曲线比这两个曲线中的任何一个更差、那么减少电荷泵的影响是微不足道的。 希望这对您有所帮助！
祝你好运、
Andrea
我已经尝试 过您建议的无杂散环路滤波器值、我们仍然存在振动噪声问题
[引用 userid="493260" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1174861/lmk04828-pll2-mode-only-frequency-drift-issue/4444977 #444977"]当平衡杂散时、这个环路滤波器(将下拉选项更改为"杂散平衡"：
