This thread has been locked.
If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.
https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/966335/dac5670-sp-clk-is-500mhz-and-the-signal-is-220mhz
大家好、
数据表的第9.2.1节显示了信号输出为300MHz 时 DACCLK 频率为2GHz。 客户想知道 、如果 CLK 为500MHz、信号为220MHz、会发生什么情况？
此致、
Danilo
你好。
只需添加即可。 在数据表中、据说 CLK 的最低速度为1GHz。
此致
Klavs -客户:D.
最大时钟速率指定为2.4GSPS、每个端口的最大时钟速率为1.2GSPS、但我在数据表中看不到最小时钟速度为1GHz 的位置。 您能更具体地强调一下这一点。 通常情况下、我希望低速运行是可以接受的。
-RJH
>> 我通常希望以较低速度运行是可以接受的。
我也是如此 请查看数据表中的第11页、FDAC 的最小频率为1GHz、最大频率为2.4GHz
或者我们是否在某个地方漏掉了一些信息？
啊、我明白了。 我认为数据表第11页的表7.8中引用的最小规格引用了使用 DLL (延迟锁定环路)的操作。 对于 DLL、存在时序/速度限制。 您可以绕过 DLL 并使用适当的设置和保持时间来管理时序。 在诸如500MSPS 的较低速度下运行应该能够轻松满足在没有 DLL 的情况下运行的时序要求。
没有 DLL 时是否有运行此 DAC 的任何指导线？ 是否存在与此相关的任何风险。
在精度和准确度方面的时间安排如何？ DDR 数据速率是时钟的两倍，因此简而言之，如果我们使用 DDR 时钟运行 DACCLK，那么寄存器时钟将是 DDR 数据速率的1/4？ 因此，我们需要将 DDR 时钟提高4倍？ 或者我完全迷路了吗？
Klavs。
我认为这些指南与数据表表表表7.8中列出的设置和保持时间相关。
参考第8.3.2节：
在不适合使用 DLL 来管理时序接口的情况下、当 DLL 保持在重新启动状态时、可以针对与生成的 DLYCLK 输出相关的 DA 和 DB 信号使用固定的设置和保持值。 这是通过将重新启动置为逻辑高电平并在 DLL 用法中使用外部时序接口的时序输入条件与处于重新启动状态的 DLL 来实现的。 当使用外部设置和保持时序时、用户无需提供 DTCLK。 在这种情况下、应该将 DTCLK 偏置为有效的 LVDS 电平(请参阅图2)。
我没有完全遵循您的时钟方法。 您将在 DACCLK 上提供正常的采样时钟。 当 DLL 未被使用时、DTCLK 不被使用。 与在上升沿和下降沿采样时钟和采样相比、DDR 时钟或 DLYCLK 为4分频。 如图2所示、设置和保持时间为"非传统"、因为保持为负值。 请参阅同一节中的本段。
设置/保持值是非传统的、因为它们代表一个输入到一个生成时钟(DLYCLK)的设置/保持。 此外、建立/保持数字表示延迟、此延迟可能长于 DACCLK 或 DACCLK/2周期。 要计算最接近的相邻 DLYCLK 瞬态的建立/保持值、用户必须减去 DACLCK/2周期的倍数、直到建立小于 DACCLK/2周期。 可以从保持时间中减去相同的量。 这些新的设置/保持值将取决于频率。
