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https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1051802/sn74hcs72-latching-circuit-for-watchdog-timer
我正在尝试创建锁存电路来延长 TPS3430看门狗的复位延迟时间。 客户希望保持看门狗输出(WDO)为低电平、直到它接收到一个边沿。
当一个引脚在几毫秒(<50ms)后没有在输入引脚上接收到边沿时、它们需要一个看门狗计时器来下拉引脚。 TPS3430可满足此50ms 要求。
但是 、TPS3430 WDO 将在一个固定的延迟时间(例如、3.2sec)后复位(取消置位)。 我们需要保持 WDO 有效、直到有一个边沿。 有什么想法可以 为这一要求创建分立式逻辑解决方案？
谢谢
开尔文
将看门狗输出连接到/CLR 输入。 将 D 连接到 VCC、将/CLK 连接到 EDGE 信号。
看门狗处于活动状态时、将清除触发器。 当看门狗处于非活动状态时到达的负边沿将设置触发器。
谢谢克莱明
