[参考译文] BQ40Z80：CSD1854Q5B 的替代方案

您好：

尽管您将三个 FET 并联以获得更高放电率的逻辑似乎是合乎逻辑的、但产生热量的主要原因可能是 FET 的 RDS 过高、材料中覆铜线迹不足、以及系统内没有高效散热器或风扇等散热器。 我将把这一趋势推向 TI 的 FET 团队、希望他们能够为您提供更多有关如何更好地解决散热问题的见解。

谢谢您、
Alan

您好：
确定会有所帮助。 是的、系统中没有任何散热器或风扇。 在所有 4 层上、覆铜宽度为 19mm、长度均匀、每层 2oz 覆铜。 根据计算结果、我认为该值应该处理大约 60A。 覆铜中填充了散热过孔。 如果需要、可以私有共享布局图像。

您好：

感谢您关注 TI FET。 我们采用 D2PAK 封装的超低导通电阻 60V FET 是 CSD18536KTT。 它是 VGS = 10V 时的 1.6mΩ 最大值。 这看起来是一个静态开关（导通或关断）、不是在高频下进行开关。 唯一的功率损耗是由 I² Ω x RDS (on) 造成的。 TJ = 55°C 且 ID = 60A 时计算出的导通损耗为 6.8W、超出了封装的能力（最大~4W）。 您可能需要并联至少 2 个 FET。 这会将每个 FET 的导通损耗降低至 1.7W。

我还计算了在相同条件下具有 3 个并联 FET 的 CSD18540Q5B 的导通损耗、如果它们同时共享电流、每个 FET 的导通损耗约为 1W。 请在私人消息中分享您的布局。

此致、

约翰·华莱士

TI FET 应用

您好：  
是的、根据计算结果、如果三者共享相同的负载、则功率为 1W。我们在漏极测试期间研究了热曲线、三者的负载共享不相等。
我已在 provate 消息中共享了布局。

您好、

我有这个文件、并且正在安装 KiCad EDA 来查看电路板布局布线。 不幸的是、安装它需要很长的时间。 我将回顾 PCB 布局、并在可以时予以更新。

谢谢、

John

您好：

当然、感谢您的更新。 将等待您的回复。

您好、

安装 KiCad 花了几个小时,最后于昨晚完成。 我将介绍今天的布局。 通常、由于 RDS (ON) 具有正温度系数、FET 自然共享电流。 但是、它更多地是热电流共享、由于 FET 温度的差异、电流可能会变得不平衡。 我在下面提供了一个链接、指向有关并联 FET 的应用手册。

https://www.ti.com/lit/pdf/slpa020

谢谢、

John

您好：

好的。